JPH0484428A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、段差を有する半
導体基板上に多結晶半導体層を所望の形状に形成する半
導体装置の製造方法に関する。

〔従来の技術〕

近年、半導体集積回路は微細化、高速化の一途をたどっ
ているが、その基盤となる技術の一つに多結晶半導体技
術がある。バイポーラトランジスタではエミッタに多結
晶半導体を用いることで浅い接合を形成し、高速化を図
っており、また多結晶半導体層を用いたセルファライン
（自己整合）技術によって微細化を可能たらしめている
。またＭＯＳ）ランジスタにもゲート電極などに利用さ
れている。多結晶半導体層は抵抗素子としても利用され
、寄生容量の小さい抵抗素子として利用される。このよ
うな種々の利用法から、最近の集積回路に用いられる多
結晶半導体層は膜厚や層抵抗の異なる２層が主流となっ
ている。例えば、１層目は低抵抗ゲート電極として用い
られ、２層目は比較的高抵抗の抵抗素子として用いられ
るというようにである。

第３図（ａ）乃至（ｄ）に従来の２層多結晶半導体層を
用いたＣＭＯ８型Ｏ８回路の製造方法の工程断面図を示
す。先ず第２図（ａ）に示すように、Ｐ−型シリコン基
板２０１を用意し、Ｐ型ウェル領域２０２、Ｎ型ウェル
領域２０３を形成した後、素子間分離酸化膜２０４を形
成し、さらに第１の多結晶シリコン層２０５を４０００
〜６０００人程度成長し、不純物拡散を行って低抵抗化
する。次に第３図（ｂ）に示すようにフォトリングラフ
ィ工程と異方性ドライエッチ工程とを用いて多結晶シリ
コン層２０５を所望の形状に加工し、ゲート電極２０５
′を形成する。ゲート電極２０５′表面を酸化した後、
注入エネルギー７０ＫｅＶドーズ量５　Ｘ　１０　”ａ
ｍ−２のひ素のイオン注入によりＮ＋型ソースドレイン
領域３０６を、注入エネルギー３０　Ｋ　ｅ　Ｖドーズ
量５　Ｘ　Ｉ　Ｏ”ａｍ−２のほう素のイオン注入によ
りＰ＋型ソースドレイン領域３０７を形成する。次に第
３図（ｃ）に示すように、第２の多結晶シリコン層３０
８を１０００〜３０００人程度成長した後、フォトリン
グラフィ工程により、所望の形状のフォトレジス）３０
９を形成する。さらに、第３図（ｃｌ）に示すように、
フォトレジスト３０９をマスクとして等方性ドライエッ
チを行い、抵抗層３０８′を形成する。層間絶縁膜３１
０を形成し、コンタクトホールを開孔後、金属配線３１
１を箆して素子を完成する。

〔発明が解決しようとする課題〕

この従来の２層多結晶半導体層を用いた半導体装置の製
造方法では、第２の多結晶シリコン層をエツチングする
のに等方性ドライエッチを用いるため、サイドエッチが
入り、形状がフォトレジストの寸法通りにならず、例え
ば抵抗素子として用いた場合に相対精度あるいは絶対精
度が低下してしまうという欠点があった。また、これに
対し、第２多結晶シリコン層のエツチングに異方性ドラ
イエッチを用いた場合には、第３図に示すように第１多
結晶シリコン層側面に第２多結晶シリコン層の側壁が残
存するという欠点がある。この残存した多結晶シリコン
の側壁は電気的にフローティング状態にあるため、ホッ
トキャリア等の電荷を捕獲した場合、トランジスタ特性
等に悪影響を及ぼす。また、第４図は、薄い酸化膜を介
して第１多結晶シリコン層と、第２多結晶シリコン層で
容量素子を構成した場合で、第４図（ａ）に断面図、（
ｂ）に上観図を示す。この場合、側壁に残存した第２多
結晶シリコン層の側壁４０４′は第２多結晶シリコン層
の引き出し電極に接続しており、この容量素子は側面部
にも容量成分をもつことになるので、容量値は、単純に
第２多結晶シリコン層の面積では決定せず、容量素子の
設計が困難になるという不具合が生ずる。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、はぼ垂直な段差を有
する半導体基板上に多結晶半導体層を所望の形状に形成
する半導体装置の製造方法において、多結晶半導体層を
成長した後、表面を酸化する工程と、異方性エツチング
を用いて段差を覆った部分の多結晶半導体層の側面の酸
化膜を残存して、それ以外の酸化膜を除去する工程と、
遷移金属元素等の薄膜層を多結晶半導体層上に選択成長
する工程と、前記の残存した多結晶半導体層側面の酸化
膜を除去した後、等方性エツチングを用いて、段差部側
面の多結晶半導体層を除去する工程と前記遷移金属元素
等の選択成長層を除去した後、多結晶半導体層を所望の
形状にエツチングする工程とを有する。

〔実施例〕

以下、本発明について図面を参照して説明する。

第１図（ａ）乃至（ｅ）は本発明の一実施例の工程断面
図である。

まず、第１図（ａ）に示すように、従来技術と同様の方
法で、Ｐ−型シ７リコン基板上にＰ型ウェル１０２、Ｎ
型ウェル１０３、素子間分離酸化膜１０４、ゲート電極
１０５、Ｎ＋型ソースト°レイン領゛域１０６、Ｐ＋型
ソースドレイン領域１０７を形成した後、多結晶シリコ
ン層１０８を１０００〜３０００人程度成長し、表面を
数百穴程度酸化する。次に、第１図（ｂ）に示すように
、異方性ドライエッチを行って表面の酸化膜を除去する
。このとき多結晶シリコン層がゲート電極を覆った部分
の側面の酸化膜１０９が残る。続いてタングステン、モ
リブデン等の遷移金属元素等、酸化シリコンおよび多結
晶シリコンとエツチングの選択比のとれる物質、本実施
例ではタングステンの薄膜層１１０を多結晶シリコン層
上に選択的に１０００人程度成長する。タングステン薄
膜と選択成長には５ｉＨｚ還元法を用いる。次に、第１
図（ｃ）に示すように酸化膜１０９をぶつ酸で除去した
後、ぶつ酸、硝酸、ヨウ素入り氷酢酸の混合水溶液を用
いて、ゲート電極側面の多結晶シリコン層を除去する。

続いて、第１図（ｄ）に示すようにアンモニア水と過酸
化水素水の混合液を用いてタングステン薄膜層１０９を
除去した後、フォトリソグラフィにより、所望の形状に
フォトレジスト１１１を形成し、これをマスク材として
異方性ドライエッチを行い、抵抗素子１１２を形成する
。最後に、第１図（ｅ）に示すように層間絶縁膜１１３
を成長し、コンタクトホールを開孔後金属配線１１４を
旅して素子を完成する。

〔発明の効果〕

以上説明したように本発明は、遷移金属元素等の薄膜を
マスク材とし、半導体基板上の段差部側面の多結晶半導
体層を予め除去しておくことにより、多結晶半導体層の
選択エツチングを段差部側面の多結晶半導体層残りなし
に異方性トライエッチにより行うことが可能となる。異
方性エッチを用いることにより、多結晶半導体層の形状
はほぼフォトレジストの形状通りに作り込むことができ
、例えば、多結晶半導体層を抵抗素子に用いた場合、高
い相対精度および絶対精度を保障することができるよう
になるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路の工程断面
図、第２図は従来技術の工程断面図、第３図ならびに第
４図（ａ）乃至（ｂ）は従来技術の不具合点を指摘した
半導体集積回路の一部分の縦断面図および上観図である
。 １０１．２０１．．３０１，４０１・・・・・・（Ｐ−
型）シリコン基板、１０２，２０２・・・・・Ｐ型ウェ
ル領域、１０３，２０３・・・・・・Ｎ型ウェル領域、
１０４゜２０４．４０２・・・・・・素子間分離酸化膜
、２０５゜３０２．４０３・・・・・・第１多結晶シリ
コン層、１０５゜２０５′・・・・・・ゲート電極、４
０３′・・・・・・容量酸化Ｌ　　１０６，２０６・・
・・・・Ｎ＋型ソースドレイン電極、１０７，２０７・
・・・・・Ｐ１型ソースドレイン電極、１０８・・・・
・・多結晶シリコン層、２０８，４０４・・・・・・第
２多結晶シリコン層、３０３，４０４’・・・・・・第
２多結晶シリコン壁側、１０９・・・・・・側面酸化膜
、１１０・・・・・・タングステン薄膜、１１，２０９
・・・・・・フォトレジスト、１１２，２０８’・・・
・・・抵抗素子、１１３．２１０，４０２・・・・・・
層間絶縁膜、４０６・・・・・・コンタクトホール、１
１４，２１１，４０７・・・・・・配線金属。 代理人　弁理士　　内　原　　　晋 （Ｃ） 粘ｌ　図 （ｄ） 第２図 護２ 第３に ｎｔ−−−フォトレジスト （ｂ） 第４　図

Claims (1)

【特許請求の範囲】
1. 　垂直な段差を有する半導体基板上に多結晶半導体層を
   所望の形状に形成する半導体装置の製造方法において、
   多結晶半導体層を成長した後、表面を酸化する工程と、
   異方性エッチングを用いて段差を覆った部分の多結晶半
   導体層の側面の酸化膜を残存して、それ以外の酸化膜を
   除去する工程と、遷移金属元素等の薄膜層を多結晶半導
   体層上に選択成長する工程と、前記の残存した多結晶半
   導体層側面の酸化膜を除去した後、等方性エッチングを
   用いて段差部側面の多結晶半導体層を除去する工程と、
   前記遷移金属元素等の選択成長層を除去した後、多結晶
   半導体層を異方性エッチングで所望の形状にエッチング
   する工程とから成る半導体装置の製造方法。