JPH04219978A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH04219978A JPH04219978A JP40410490A JP40410490A JPH04219978A JP H04219978 A JPH04219978 A JP H04219978A JP 40410490 A JP40410490 A JP 40410490A JP 40410490 A JP40410490 A JP 40410490A JP H04219978 A JPH04219978 A JP H04219978A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000006698 induction Effects 0.000 claims abstract description 21
- 239000002131 composite material Substances 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
静電誘導サイリスタとＭＯＳＦＥＴとを組合せた複合型
半導体装置に関するものである。
静電誘導サイリスタとＭＯＳＦＥＴとを組合せた複合型
半導体装置に関するものである。
【０００２】
【従来の技術】近年電力用半導体の分野では応用装置の
高効率化、低騒音化の観点から高周波化に対応できるデ
バイスの要求が高まっている。静電誘導サイリスタ（以
下、ＳＩサイリスタという）は他の電力用半導体に比べ
、優れた高周波特性が認められている。しかしながらＳ
Ｉサイリスタは、ターンオフ時にゲートから大電流を引
き抜く必要があり、ゲート回路が他の半導体よりも複雑
になるという欠点があった。そこでＳＩサイリスタのカ
ソードをｎチャンネルＭＯＳＦＥＴのドレインにＳＩサ
イリスタのゲートを、ｎチャンネルＭＯＳＦＥＴのソー
スに接続（カスコード接続）することにより、高速のＳ
Ｉサイリスタを電圧制御型デバイスとして簡単に駆動で
きるという報告（Ｂ．Ｊ．ＢａｌｉｇａＳｏｌｉｄ−Ｓ
ｔ．Ｅｌｅｃｔｒｏｎ ２５，Ｎｏ．５，ＰＰ３４５−
３５３，１９８２）がなされている。
高効率化、低騒音化の観点から高周波化に対応できるデ
バイスの要求が高まっている。静電誘導サイリスタ（以
下、ＳＩサイリスタという）は他の電力用半導体に比べ
、優れた高周波特性が認められている。しかしながらＳ
Ｉサイリスタは、ターンオフ時にゲートから大電流を引
き抜く必要があり、ゲート回路が他の半導体よりも複雑
になるという欠点があった。そこでＳＩサイリスタのカ
ソードをｎチャンネルＭＯＳＦＥＴのドレインにＳＩサ
イリスタのゲートを、ｎチャンネルＭＯＳＦＥＴのソー
スに接続（カスコード接続）することにより、高速のＳ
Ｉサイリスタを電圧制御型デバイスとして簡単に駆動で
きるという報告（Ｂ．Ｊ．ＢａｌｉｇａＳｏｌｉｄ−Ｓ
ｔ．Ｅｌｅｃｔｒｏｎ ２５，Ｎｏ．５，ＰＰ３４５−
３５３，１９８２）がなされている。
【０００３】図４〜図７はこの種の従来の複合型半導体
装置の等価回路を示すもので、図４において１は静電誘
導サイリスタ（ＳＩサイリスタ）、２はＭＯＳＦＥＴで
、ＳＩサイリスタ１のカソード１ＫにはＭＯＳＦＥＴ２
のドレイン２Ｄが接続され、ＳＩサイリスタ１のゲート
１ＧにはＭＯＳＦＥＴ２のソース２Ｓが接続され、ＳＩ
サイリスタ１とＭＯＳＦＥＴ２はカスコード接続（縦続
）されている。１ＡはＳＩサイリスタ１のアノード、２
ＧはＭＯＳＦＥＴのゲートである。また、図５で３はＳ
Ｉサイリスタ１のゲート１ＧとＭＯＳＦＥＴ２のソース
２Ｓ間に接続されたダイオードである。さらに、図６で
４は同じくＳＩサイリスタ１のゲート１ＧとＭＯＳＦＥ
Ｔ２のソース２Ｓ間に接続されたツエナーダイオードで
ある。
装置の等価回路を示すもので、図４において１は静電誘
導サイリスタ（ＳＩサイリスタ）、２はＭＯＳＦＥＴで
、ＳＩサイリスタ１のカソード１ＫにはＭＯＳＦＥＴ２
のドレイン２Ｄが接続され、ＳＩサイリスタ１のゲート
１ＧにはＭＯＳＦＥＴ２のソース２Ｓが接続され、ＳＩ
サイリスタ１とＭＯＳＦＥＴ２はカスコード接続（縦続
）されている。１ＡはＳＩサイリスタ１のアノード、２
ＧはＭＯＳＦＥＴのゲートである。また、図５で３はＳ
Ｉサイリスタ１のゲート１ＧとＭＯＳＦＥＴ２のソース
２Ｓ間に接続されたダイオードである。さらに、図６で
４は同じくＳＩサイリスタ１のゲート１ＧとＭＯＳＦＥ
Ｔ２のソース２Ｓ間に接続されたツエナーダイオードで
ある。
【０００４】
【発明が解決しようとする課題】図４に示すようなＭＯ
ＳＦＥＴ２のオン，オフによってのみＳＩサイリスタ１
をオン，オフさせる（ＳＩサイリスタをオン，オフさせ
るための特別のゲート電流を流さない）構成のカスコー
ド接続方法においては、ＳＩサイリスタ２としてゲート
逆バイアスを印加しない状態ではダイオードの順方向特
性と同様の特性を示す完全ノーマリオン型のＳＩサイリ
スタが要求される。
ＳＦＥＴ２のオン，オフによってのみＳＩサイリスタ１
をオン，オフさせる（ＳＩサイリスタをオン，オフさせ
るための特別のゲート電流を流さない）構成のカスコー
ド接続方法においては、ＳＩサイリスタ２としてゲート
逆バイアスを印加しない状態ではダイオードの順方向特
性と同様の特性を示す完全ノーマリオン型のＳＩサイリ
スタが要求される。
【０００５】ゲートバイアスを印加しない状態である程
度の電圧をブロックするようなノーマリ・オフあるいは
ノーマリ・オンとオフの中間的な特性を示すデバイスを
使用すると、図４のようなカスコード接続では、オン特
性が著しく悪くなるか、全くオンしないようになり、オ
ンさせるためにゲート電流が必要になる。しかし、完全
にノーマリオン型のＳＩサイリスタは、ノーマリオフ型
のＳＩサイリスタに比べて、同じゲート逆電圧でブロッ
クできるアノード電圧の大きさが小さくなる。
度の電圧をブロックするようなノーマリ・オフあるいは
ノーマリ・オンとオフの中間的な特性を示すデバイスを
使用すると、図４のようなカスコード接続では、オン特
性が著しく悪くなるか、全くオンしないようになり、オ
ンさせるためにゲート電流が必要になる。しかし、完全
にノーマリオン型のＳＩサイリスタは、ノーマリオフ型
のＳＩサイリスタに比べて、同じゲート逆電圧でブロッ
クできるアノード電圧の大きさが小さくなる。
【０００６】普通、ノーマリオン型ＳＩサイリスタでは
、１０００Ｖのアノード電圧をブロックするのに１００
Ｖ以上のゲート電圧を必要とする。このためＭＯＳＦＥ
Ｔの耐電圧も１００Ｖ以上にする必要がある。ＭＯＳＦ
ＥＴのオン抵抗は耐圧の２．５乗に比例するため、ＭＯ
ＳＦＥＴの耐電圧を増すことは、カスコード接続の際の
定常損失が上昇することになる。したがって、図４のカ
スコード接続のデバイスの耐電圧を上げるためにはＭＯ
ＳＦＥＴの耐電圧も上げる必要があり、このため１００
０Ｖ以上のデバイスを図４のカスコード接続により構成
することは損失面から実用上困難であった。
、１０００Ｖのアノード電圧をブロックするのに１００
Ｖ以上のゲート電圧を必要とする。このためＭＯＳＦＥ
Ｔの耐電圧も１００Ｖ以上にする必要がある。ＭＯＳＦ
ＥＴのオン抵抗は耐圧の２．５乗に比例するため、ＭＯ
ＳＦＥＴの耐電圧を増すことは、カスコード接続の際の
定常損失が上昇することになる。したがって、図４のカ
スコード接続のデバイスの耐電圧を上げるためにはＭＯ
ＳＦＥＴの耐電圧も上げる必要があり、このため１００
０Ｖ以上のデバイスを図４のカスコード接続により構成
することは損失面から実用上困難であった。
【０００７】一方、図５に示すようにＳＩサイリスタ１
のゲート１ＧとＭＯＳＦＥＴ２のソース２Ｓ間にダイオ
ード３を順方向に接続したものや、図６に示すようにツ
エナーダイオード４を逆方向に挿入したカスコード接続
も考えられているが、これらの場合にはターンオン時に
ダイオード３のビルトイン電圧あるいはツエナーダイオ
ード４のゼナー電圧がオンゲート電圧としてＳＩサイリ
スタ１に加わるので、ノーマリオフに近い。したがって
、小さなゲート逆バイアスで大きなアノード電圧をブロ
ックできるＳＩサイリスタにもカスコード接続が適用で
きるようになった。しかしながら、この構成でも、ター
ンオン時にＳＩサイリスタ１のゲート・カソード間に順
バイアスを掛けることができるが、充分なゲート電流を
供給することは不可能である。このため図５，図６に示
すものでは，ＳＩサイリスタ単体の場合に比べて著しく
ターンオン特性が悪くなったり、オン電圧が高くなると
いう問題があった。
のゲート１ＧとＭＯＳＦＥＴ２のソース２Ｓ間にダイオ
ード３を順方向に接続したものや、図６に示すようにツ
エナーダイオード４を逆方向に挿入したカスコード接続
も考えられているが、これらの場合にはターンオン時に
ダイオード３のビルトイン電圧あるいはツエナーダイオ
ード４のゼナー電圧がオンゲート電圧としてＳＩサイリ
スタ１に加わるので、ノーマリオフに近い。したがって
、小さなゲート逆バイアスで大きなアノード電圧をブロ
ックできるＳＩサイリスタにもカスコード接続が適用で
きるようになった。しかしながら、この構成でも、ター
ンオン時にＳＩサイリスタ１のゲート・カソード間に順
バイアスを掛けることができるが、充分なゲート電流を
供給することは不可能である。このため図５，図６に示
すものでは，ＳＩサイリスタ単体の場合に比べて著しく
ターンオン特性が悪くなったり、オン電圧が高くなると
いう問題があった。
【０００８】このため、図７に示すようにＳＩサイリス
タ１のアノードとカソード間にさらにＭＯＳＦＥＴ５を
接続して４端子構造の複合型半導体装置が一般的に用い
られているが回路構成が複雑である。
タ１のアノードとカソード間にさらにＭＯＳＦＥＴ５を
接続して４端子構造の複合型半導体装置が一般的に用い
られているが回路構成が複雑である。
【０００９】本発明は上述の問題点に鑑みてなされたも
ので、その目的はＳＩサイリスタとＭＯＳＦＥＴとをカ
スコード接続したものにおいて高速スイッチング動作が
可能にして低損失の複合型半導体装置を提供することで
ある。
ので、その目的はＳＩサイリスタとＭＯＳＦＥＴとをカ
スコード接続したものにおいて高速スイッチング動作が
可能にして低損失の複合型半導体装置を提供することで
ある。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、静電誘導サイリスタのカソードをＭＯＳ
ＦＥＴのドレインに接続し、前記静電誘導サイリスタの
アノードを第１の電極とし、前記静電誘導サイリスタの
ゲートをＭＯＳＦＥＴのソースに接続して外部へ取り出
す第２の電極とするとともに、前記ＭＯＳＦＥＴのゲー
トを第３の電極とする複合型半導体装置において、前記
静電誘導サイリスタのゲートとＭＯＳＦＥＴのソース間
にバイアス回路を接続すると共に、前記静電誘導サイリ
スタとして、該サイリスタ単体における特性がゲート・
カソード間で短絡したときのアノード・カソード間でブ
ロックできる電圧が、アノード電流１０ｍＡのとき室温
で０．７Ｖ以上１０Ｖ以下のものを用いる。
成するために、静電誘導サイリスタのカソードをＭＯＳ
ＦＥＴのドレインに接続し、前記静電誘導サイリスタの
アノードを第１の電極とし、前記静電誘導サイリスタの
ゲートをＭＯＳＦＥＴのソースに接続して外部へ取り出
す第２の電極とするとともに、前記ＭＯＳＦＥＴのゲー
トを第３の電極とする複合型半導体装置において、前記
静電誘導サイリスタのゲートとＭＯＳＦＥＴのソース間
にバイアス回路を接続すると共に、前記静電誘導サイリ
スタとして、該サイリスタ単体における特性がゲート・
カソード間で短絡したときのアノード・カソード間でブ
ロックできる電圧が、アノード電流１０ｍＡのとき室温
で０．７Ｖ以上１０Ｖ以下のものを用いる。
【００１１】
【作用】ＳＩサイリスタとＭＯＳＦＥＴをカスコード接
続してなる複合型半導体装置において、オン抵抗の低い
ＭＯＳＦＥＴでＳＩサイリスタを電圧制御すると共に、
トータルの損失を低減する。
続してなる複合型半導体装置において、オン抵抗の低い
ＭＯＳＦＥＴでＳＩサイリスタを電圧制御すると共に、
トータルの損失を低減する。
【００１２】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明の実施例による複合型半導体
装置を示すもので、この実施例による３端子複合型半導
体装置においては、ＳＩサイリスタ１０のアノード１０
Ａを第１の電極５Ａとし、ＳＩサイリスタ１０のカソー
ド１０ＫをＭＯＳＦＥＴ２のドレイン２Ｄに接続し、上
記ＳＩサイリスタ１０のゲート１０ＧをＭＯＳＦＥＴ２
のソース２Ｓに接続して外部へ取り出す第２の電極５Ｂ
とすると共に、上記ＭＯＳＦＥＴ２のゲート２Ｇを第３
の電極５Ｃとするものにおいて、ＳＩサイリスタ１０の
ゲート１０ＧとＭＯＳＦＥＴ２のソース２Ｓ間にバイア
ス手段としてダイオード３を順方向に直列に接続してバ
イアス回路６を構成すると共に、ＳＩサイリスタ１０と
して、該ＳＩサイリスタ単体の特性ゲートとカソード間
を短絡したときのアノード・カソード間でブロックでき
る電圧が、アノード電流１０ｍＡのとき室温（２５℃）
で０．７Ｖ以上１０Ｖ以下であるものを用いて構成され
ている。
装置を示すもので、この実施例による３端子複合型半導
体装置においては、ＳＩサイリスタ１０のアノード１０
Ａを第１の電極５Ａとし、ＳＩサイリスタ１０のカソー
ド１０ＫをＭＯＳＦＥＴ２のドレイン２Ｄに接続し、上
記ＳＩサイリスタ１０のゲート１０ＧをＭＯＳＦＥＴ２
のソース２Ｓに接続して外部へ取り出す第２の電極５Ｂ
とすると共に、上記ＭＯＳＦＥＴ２のゲート２Ｇを第３
の電極５Ｃとするものにおいて、ＳＩサイリスタ１０の
ゲート１０ＧとＭＯＳＦＥＴ２のソース２Ｓ間にバイア
ス手段としてダイオード３を順方向に直列に接続してバ
イアス回路６を構成すると共に、ＳＩサイリスタ１０と
して、該ＳＩサイリスタ単体の特性ゲートとカソード間
を短絡したときのアノード・カソード間でブロックでき
る電圧が、アノード電流１０ｍＡのとき室温（２５℃）
で０．７Ｖ以上１０Ｖ以下であるものを用いて構成され
ている。
【００１４】第１の電極５Ａ側が正電位に、第２の電極
５Ｂ側が負電位となるように電圧が印加されている場合
、ゲート１０Ｇとカソード１０Ｋ間にゲート１０Ｇが負
電位となる向きに電圧を印加しない時は導通状態となる
（ノーマリオン形素子で、ゲートに信号を付勢しないと
き導通状態となる）。
５Ｂ側が負電位となるように電圧が印加されている場合
、ゲート１０Ｇとカソード１０Ｋ間にゲート１０Ｇが負
電位となる向きに電圧を印加しない時は導通状態となる
（ノーマリオン形素子で、ゲートに信号を付勢しないと
き導通状態となる）。
【００１５】他方ゲート１０Ｇとカソード１０Ｋ間にゲ
ート１０Ｇが負電位となる向きに電圧を印加するとアノ
ード電流の一部がゲート領域を通ってゲート電極から掃
き出されると共にチャンネル部に電荷の少ない高抵抗の
空乏層（空間電荷層）が形成されて阻止状態となる。
ート１０Ｇが負電位となる向きに電圧を印加するとアノ
ード電流の一部がゲート領域を通ってゲート電極から掃
き出されると共にチャンネル部に電荷の少ない高抵抗の
空乏層（空間電荷層）が形成されて阻止状態となる。
【００１６】すなわち、ＳＩサイリスタ１０をターンオ
ンさせるには、ゲート１０Ｇに印加した逆電圧を取り除
けばチャンネルにダイオード電流が流れてターンオンす
る。また、導通状態にあるアノード電流をターンオフ（
阻止状態）するには、ゲート１０Ｇに逆電圧を印加して
、チャンネルを高抵抗の空乏層で閉塞する。
ンさせるには、ゲート１０Ｇに印加した逆電圧を取り除
けばチャンネルにダイオード電流が流れてターンオンす
る。また、導通状態にあるアノード電流をターンオフ（
阻止状態）するには、ゲート１０Ｇに逆電圧を印加して
、チャンネルを高抵抗の空乏層で閉塞する。
【００１７】ＭＯＳＦＥＴ２とＳＩサイリスタ１０は所
定の周期でオン，オフし、第１の電極５ＡからＳＩサイ
リスタ１とＭＯＳＦＥＴ２を通して主電流が流れる。
定の周期でオン，オフし、第１の電極５ＡからＳＩサイ
リスタ１とＭＯＳＦＥＴ２を通して主電流が流れる。
【００１８】ノーマリオン型ＳＩサイリスタは、ＳＩサ
イリスタのゲート・カソードをショートにした時、アノ
ード・カソード間の電圧電流特性がダイオードの順方向
特性を示す。すなわちゲート・カソードをショートした
時アノード・カソード間でブロックできる電圧（ＶＤＲ
ＭＳと略す）は、約０．６Ｖとなる。またノーマリオン
型ＳＩサイリスタでは、１０００Ｖのアノード・カソー
ド間の電圧をブロックするのに通常１００Ｖ以上のゲー
トバイアスを必要とする。このアノード・カソード間の
電圧と、これを保持するために必要なゲートバイアスの
比をブロッキングゲイン（μ）と呼ぶ。（この例ではμ
は１０以下となる。）ＳＩサイリスタがノーマリオン型
からノーマリオフ型に近づくにつれて、ＶＤＲＭＳも上
昇し、またμも上昇する様になる。完全ノーマリオフに
なると、ＶＤＲＭＳはゲート・カソードに逆バイアスを
印加して得られる最大の電圧（耐圧）に等しくなる。ま
たμの値も２００以上となる。
イリスタのゲート・カソードをショートにした時、アノ
ード・カソード間の電圧電流特性がダイオードの順方向
特性を示す。すなわちゲート・カソードをショートした
時アノード・カソード間でブロックできる電圧（ＶＤＲ
ＭＳと略す）は、約０．６Ｖとなる。またノーマリオン
型ＳＩサイリスタでは、１０００Ｖのアノード・カソー
ド間の電圧をブロックするのに通常１００Ｖ以上のゲー
トバイアスを必要とする。このアノード・カソード間の
電圧と、これを保持するために必要なゲートバイアスの
比をブロッキングゲイン（μ）と呼ぶ。（この例ではμ
は１０以下となる。）ＳＩサイリスタがノーマリオン型
からノーマリオフ型に近づくにつれて、ＶＤＲＭＳも上
昇し、またμも上昇する様になる。完全ノーマリオフに
なると、ＶＤＲＭＳはゲート・カソードに逆バイアスを
印加して得られる最大の電圧（耐圧）に等しくなる。ま
たμの値も２００以上となる。
【００１９】図２は本発明の他の実施例による複合型半
導体装置を示すもので、この実施例においてはＳＩサイ
リスタ１０のゲート１０ＧとＭＯＳＦＥＴ２のソース２
Ｓ間に、ツエナーダイオード４を逆方向に直列接続して
バイアス回路８を形成している。
導体装置を示すもので、この実施例においてはＳＩサイ
リスタ１０のゲート１０ＧとＭＯＳＦＥＴ２のソース２
Ｓ間に、ツエナーダイオード４を逆方向に直列接続して
バイアス回路８を形成している。
【００２０】ゲート間隔（チャネル幅）とゲート深さを
種々に変化させたＳＩサイリスタを試作し、上記ＶＤＲ
ＭＳとμとの関係及びＶＤＲＭＳに対するＳＩサイリス
タ単体とこのＳＩサイリスタを用いて図２の様なカスコ
ード接続した時のターンオフ時間の比の関係を図３に示
す。図３から明らかなように、アノード電流１０ｍＡの
時のＶＤＲＭＳが５０Ｖを越えるＳＩサイリスタを用い
た図２の様なカスコード接続ではもはやターンオンしな
くなり、ＳＩサイリスタ単体とカスコード接続時のター
ンオン時間の比は０になる。
種々に変化させたＳＩサイリスタを試作し、上記ＶＤＲ
ＭＳとμとの関係及びＶＤＲＭＳに対するＳＩサイリス
タ単体とこのＳＩサイリスタを用いて図２の様なカスコ
ード接続した時のターンオフ時間の比の関係を図３に示
す。図３から明らかなように、アノード電流１０ｍＡの
時のＶＤＲＭＳが５０Ｖを越えるＳＩサイリスタを用い
た図２の様なカスコード接続ではもはやターンオンしな
くなり、ＳＩサイリスタ単体とカスコード接続時のター
ンオン時間の比は０になる。
【００２１】アノード電流１０ｍＡの時のＶＤＲＭＳが
１０Ｖ以下であれば、カスコード接続時のターンオン時
間はＳＩサイリスタ単体の時の１．２倍以下となる。一
方ターンオフ時間の方はＳＩサイリスタ単体に比べ、図
２の様なカスコード接続を用いると０．５〜０．７倍程
度に速くなる。このためトータルのスイッチング損失は
上述のＶＤＲＭＳが１０Ｖ以下になるとカスコード接続
時の方が低くなる。
１０Ｖ以下であれば、カスコード接続時のターンオン時
間はＳＩサイリスタ単体の時の１．２倍以下となる。一
方ターンオフ時間の方はＳＩサイリスタ単体に比べ、図
２の様なカスコード接続を用いると０．５〜０．７倍程
度に速くなる。このためトータルのスイッチング損失は
上述のＶＤＲＭＳが１０Ｖ以下になるとカスコード接続
時の方が低くなる。
【００２２】また、室温におけるＶＤＲＭＳが０．７Ｖ
以上であれば、μは１０以上にすることが可能であり、
１０００Ｖ以上のＳＩサイリスタを１００Ｖ以下のオン
抵抗が比較的低いＭＯＳＦＥＴにより電圧制御すること
が可能になる。
以上であれば、μは１０以上にすることが可能であり、
１０００Ｖ以上のＳＩサイリスタを１００Ｖ以下のオン
抵抗が比較的低いＭＯＳＦＥＴにより電圧制御すること
が可能になる。
【００２３】
【発明の効果】本発明は、以上の如くであって、静電誘
導サイリスタの単体における特性を、ゲート・カソード
を短絡したときの室温におけるアノード・カソード間で
ブロックできる電圧ＶＤＲＭＳを０．７Ｖ以上にするこ
とにより、ブロッキングインを１０以上に上げることが
可能になる。これにより１０００Ｖ以上の高耐圧ＳＩサ
イリスタを１００Ｖ以下のオン抵抗の低いＭＯＳＦＥＴ
で電圧制御することが可能になる。
導サイリスタの単体における特性を、ゲート・カソード
を短絡したときの室温におけるアノード・カソード間で
ブロックできる電圧ＶＤＲＭＳを０．７Ｖ以上にするこ
とにより、ブロッキングインを１０以上に上げることが
可能になる。これにより１０００Ｖ以上の高耐圧ＳＩサ
イリスタを１００Ｖ以下のオン抵抗の低いＭＯＳＦＥＴ
で電圧制御することが可能になる。
【００２４】また、室温におけるＶＤＲＭＳを１０Ｖ以
下にすることにより、ターンオン時間は静電誘導サイリ
スタ単体の場合の１．２倍以下に抑えられる。一方、タ
ーンオン時間の方はカスコード接続の場合は、静電誘導
サイリスタのゲートより引き出される電流のｄＩ／ｄｔ
が静電誘導サイリスタ単体に比べて急峻になるため、３
０〜５０％近く改善される。従ってトータルの損失はカ
スコード接続の方が勝る様になり電圧制御型で２０ＫＨ
ｚ以上で動作が可能な複合デバイスが実現できる。
下にすることにより、ターンオン時間は静電誘導サイリ
スタ単体の場合の１．２倍以下に抑えられる。一方、タ
ーンオン時間の方はカスコード接続の場合は、静電誘導
サイリスタのゲートより引き出される電流のｄＩ／ｄｔ
が静電誘導サイリスタ単体に比べて急峻になるため、３
０〜５０％近く改善される。従ってトータルの損失はカ
スコード接続の方が勝る様になり電圧制御型で２０ＫＨ
ｚ以上で動作が可能な複合デバイスが実現できる。
【図１】本発明の実施例による複合型半導体装置の回路
図。
図。
【図２】本発明の他の実施例による複合型半導体装置の
複合型半導体装置の回路図。
複合型半導体装置の回路図。
【図３】図２の複合型半導体装置の特性図。
【図４】従来の複合型半導体装置の回路図。
【図５】従来の複合型半導体装置の回路図。
【図６】従来の複合型半導体装置の回路図。
【図７】従来の複合型半導体装置の特性図。
２…ＭＯＳＦＥＴ、２Ｄ…ドレイン、２Ｓ…ソース、２
Ｇ…ゲート、３…ダイオード、４…ツエナーダイオード
、５Ａ…第１の電極、５Ｂ…第２の電極、５Ｃ…第３の
電極、８…バイアス回路、１０…静電誘導サイリスタ、
１０Ａ…アノード、１０Ｋ…カソード、１０Ｇ…ゲート
。
Ｇ…ゲート、３…ダイオード、４…ツエナーダイオード
、５Ａ…第１の電極、５Ｂ…第２の電極、５Ｃ…第３の
電極、８…バイアス回路、１０…静電誘導サイリスタ、
１０Ａ…アノード、１０Ｋ…カソード、１０Ｇ…ゲート
。
Claims (3)
- 【請求項１】 静電誘導サイリスタのカソードをＭＯ
ＳＦＥＴのドレインに接続し、前記静電誘導サイリスタ
のアノードを第１の電極とし、前記静電誘導サイリスタ
のゲートをＭＯＳＦＥＴのソースに接続して外部へ取り
出す第２の電極とするとともに、前記ＭＯＳＦＥＴのゲ
ートを第３の電極とする複合型半導体装置において、前
記静電誘導サイリスタのゲートとＭＯＳＦＥＴのソース
間にバイアス回路を接続すると共に、前記静電誘導サイ
リスタとして、該サイリスタ単体における特性がゲート
・カソード間で短絡したときのアノード・カソード間で
ブロックできる電圧が、アノード電流１０ｍＡのとき室
温で０．７Ｖ以上１０Ｖ以下のものを用いて構成したこ
とを特徴とする複合型半導体装置。 - 【請求項２】 前記バイアス回路が前記静電誘導サイ
リスタのゲートとＭＯＳＦＥＴのソース間に順方向直列
に接続されたダイオードを有する請求項第１項記載の複
合型半導体装置。 - 【請求項３】 前記バイアス回路が前記静電誘導サイ
リスタのゲートとＭＯＳＦＥＴのソース間に逆方向直列
に接続されたツエナーダイオードを有する請求項第１項
記載の複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40410490A JPH04219978A (ja) | 1990-12-20 | 1990-12-20 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40410490A JPH04219978A (ja) | 1990-12-20 | 1990-12-20 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219978A true JPH04219978A (ja) | 1992-08-11 |
Family
ID=18513800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40410490A Pending JPH04219978A (ja) | 1990-12-20 | 1990-12-20 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357125A (en) * | 1991-09-13 | 1994-10-18 | Fuji Electric Co., Ltd. | Power switching semiconductor device including SI thyristor and MOSFET connected in cascade |
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
-
1990
- 1990-12-20 JP JP40410490A patent/JPH04219978A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357125A (en) * | 1991-09-13 | 1994-10-18 | Fuji Electric Co., Ltd. | Power switching semiconductor device including SI thyristor and MOSFET connected in cascade |
| US5751022A (en) * | 1994-03-09 | 1998-05-12 | Kabushiki Kaisha Toshiba | Thyristor |
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