JPH0485788A - 多ポートキャッシュメモリ - Google Patents

多ポートキャッシュメモリ

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JPH0485788A
JPH0485788A JP2197644A JP19764490A JPH0485788A JP H0485788 A JPH0485788 A JP H0485788A JP 2197644 A JP2197644 A JP 2197644A JP 19764490 A JP19764490 A JP 19764490A JP H0485788 A JPH0485788 A JP H0485788A
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JP
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read
port
data
cache memory
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JP2197644A
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Noriyuki Ikumi
幾見　宣之
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0853—Cache with multiport tag or data arrays
    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、２種類のポートを備えた多ポートキャッシ
ュメモリに関し、特に複数の演算器を有するアーキテク
チャのＣＰＵに使用されるものである。
（従来の技術） 従来の一般的なＣＰＵは、第３図に示すように、内部の
演算器１と大容量のＤＲＡＭ　（ダイナミック型のラン
ダム・アクセス・メモリ）等からなる主記憶２との間に
、高速アクセス可能なキャッシュメモリ３を設け、演算
器１による演算処理の速度が主記憶２の低速なアクセス
速度で規定されないように、演算器１とキャッシュメモ
リ３との間でデータ転送を行なうようにしている。
このようなＣＰＵにあっては、１クロツクサイクルで実
行可能な命令は１つ程度であるため、クロックサイクル
が短縮されたとしても、処理能力をクロックサイクルの
短縮以上に向上させることは困難となる。
そこで、第４図に示すように、ＣＰＵに複数の演算器１
〜ｎを備え、これらの複数の演算器］〜ｎとキャッシュ
メモリ３との間でデータ転送を行ないながら、複数の命
令が並行して実行できるように構成されたものがある。
このような構成にあっては、複数の命令を並行して実行
可能なため、クロックサイクルの短縮以上に処理能力を
高めることができるようになる。
しかしながら、このような構成にあっては、複数の演算
器１〜ｎが、同時にキャッシュメモリ３に対してアクセ
スするような場合が発生することがある。このような場
合に、キャッシュメモリ３が複数の演算器１〜ｎに対し
て１つの入出力路だけしか備えていないメモリで構成さ
れていると、実際にメモリアクセスできる演算器は１つ
だけとなり、他の演算器はメモリアクセスを行なうこと
ができなくなる。このため、キャッシュメモリ３とアク
セスできない大部分の演算器では、演算処理が中断され
ることになり、処理能力が低下することになる。また、
それぞれの演算器１〜ｎから発生したメモリアクセス要
求の受付は順位を決定する構成が複雑化する。
そこで、キャッシュメモリ３を多ポート化して、それぞ
れの演算器］〜ｎか独立してメモリアクセスできるよう
にすれば、上記不具合を解消することができ、演算器を
複数設けた利点が生かされることになる。
しかしながら、キャッシュメモリ３をそれぞれの演算器
１〜ｎのアクセスに対応して多ポート化した場合には、
それぞれのポートは演算器による演算処理に係わるロー
ド命令及びストア命令に対応するために、データの読出
し動作と書込み動作の双方が可能な読出し／書込みポー
トとなる。
このように、すべてのポートを読出し／書込みポートに
すると、第５図に示すように、メモリセル４に接続され
る配線が増加し、占有面積か増大することになる。
さらに、第５図に示した構成にあっては、メモリセル４
と外部とのデータの入出力が１対のビット線を介して行
なわれるため、読出し／書込みホトに応じてビット線対
が増えると、ビット線間で相互干渉が生じ易くなる。こ
れにより、アクセス動作が不安定になるおそれかあるた
め、これを回避するための回路設計がかなり複雑になっ
ていた。
（発明が解決しようとする課題） 以上説明したように、複数の演算器を備えて、複数の命
令を同時に実行可能なＣＰＵとデータ転送を高速に行な
うキャッシュメモリにあっては、それぞれの演算器から
の並行したアクセス要求を満足させるために、多ポート
化されていた。
しかしながら、このようなキャッシュメモリの多ポート
化においては、すべてのポートが読出し／書込みポート
になっていたため、構成の大型化や信頼性の低下といっ
た不具合を招き、回路設計をかなり複雑にしていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、複数のアクセス要求をほぼ
満足させ、構成の縮小化、信頼性の向上を図った多ポー
トキャッシュメモリを提供することにある。
〔発明の構成〕
（課題を解決するための手段） 上記目的を達成するために、この発明は、データの読出
し及び書込みが可能な入出力ポートと、データの読出し
のみが可能な出力専用ポートとを備え、前記出力専用ポ
ートは前記入出力ポートよりも多く有してなる。
（作用） 上記構成において、この発明は、出力専用ポートをロー
ド命令に対応させ、入出力ポートをロド／ストア命令に
対応させて設け、ストア命令よりも実行頻度が極めて高
いロード命令に対応した出力専用ポートを入出力ポート
よりも多く設けるようにしている。
（実施例） 以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる多ポートキャッシ
ュメモリの構成を示す図である。
第１図において、多ポートのキャッシュメモリ］１は、
ｎ個のポートを備えており、ｎ個のポートのうちｍ（＜
ｎ）個のポートがデータの読出し動作のみか可能な読出
し専用ポート１〜ｍとし、残りの（ｎ−ｍ）個のポート
がデータの読出し動作及び書込み動作の双方の動作が可
能な読出し／書込みポート（ｍ＋１）〜ｎとして構成さ
れている。
読出し専用ポートは、ＣＰＵのロード命令に対応して設
けられており、ＣＰＵが実行するロード命令によってデ
ータがキャッシュメモリ１１から対応する読出し専用ポ
ートを介して演算器等に転送される。一方、読出し／書
込みポートは、ＣＰＵのロード／ストア命令に対応して
設けられており、ＣＰＵがロード命令を実行した場合は
、上述した読出し専用ポートと同様であり、ＣＰＵがス
トア命令を実行した場合には、ＣＰＵの演算器からデー
タが対応する読出し／書込みポートを介してキャッシュ
メモリに転送されて書込まれる。
このような読出し専用ポートと読出し／書込みポートは
、読出し専用ポートの個数（ｍ）が読出し／書込みポー
トの個数（ｎ−ｍ）よりも多くなるように設けられてい
る。このことは、ＣＰＵが実行するロード命令とストア
命令の頻度を比較してみると、圧倒的にロード命令の方
が多いということに着目したためである。
したがって、すべてのポートを読出し／書込みポートと
せずに、読出し／書込みポートとこのポートよりも多い
読出し専用ポートとでキャッシュメモリの全ポートを構
成することによって、書込み可能なポートの数が減少し
ても、ＣＰＵからの複数のアクセス要求をほぼ満足させ
ることが可能となる。
次に、このようなキャッシュメモリの具体的な要部構成
を説明する。
第２図は第１図に示した多ポートキャッシュメモリの１
ビット分のメモリセルの構成及び入出力動作に係わる構
成を示す図である。
第２図において、メモリセル１２は、それぞれのインバ
ータゲートの互いの入出力端子が接続さされてなるラッ
チ回路１３にデータが記憶される。
記憶されたデータは、この記憶されたデータをゲト端子
て受けるＦＥＴ　（電界効果トランジスタ）１４（１〜
ｍ）とワード線Ｗ１〜Ｗ６にゲート端子が接続されたＦ
ＥＴ１５　（１〜ｍ）を介してグランドに接続されたビ
ット線ＢＬ、−ＢＬ、に続出され、読出されたデータは
、それぞれのビット１ｊｔＢＬ、〜ＢＬ□に対応するセ
ンスアンプ（ＳＡ）１６（１〜ｍ）を介して対応する読
出し専用ポート１〜ｍから外部に読出される。
また、記憶されたデータは、ワード線ＷＬ、＋１〜ＷＬ
、に対応するゲート端子が接続された（ｎｍ）対のトラ
ンスファゲート１７（ｍ＋１〜ｎ）、１８　（ｍ＋１〜
ｎ）を介して（ｎ−ｍ）対のビット線ＢＬ、、、、、、
ＢＬ□＋１〜ＢＬ１．、ＢＬ。
のそれぞれに並行して読出される。それぞれのビット線
ＢＬ、Ｍ、Ｉ〜＠　、　　Ｂ　Ｌ　ｍ　＋　ｌ　−、、
対に読出されたデータは、それぞれのビット線対に対応
して設けられた入出力回路１９（ｍ＋１〜ｎ）を介して
対応する読出し／書込みポートｍ＋１〜ｎから外部に読
出される。
一方、読出し／書込みポートｍ＋１〜ｎに与えられたそ
れぞれのデータは、それぞれの読出し／書込みポートに
対応して設けられた入出力回路１９から対応するビット
線Ｂ　Ｌ　ｍ＋　Ｉ　−＋ｌ　＋　　Ｂ　Ｌ　ｌｌｌ＋
　１−１を対を介してワード線ＷＬ、、、−ＷＬｆｉに
よって選択されたメモリセルにそれぞれ並行して書込ま
れる。
このような多ポートのキャッシュメモリにおいて、それ
ぞれ１つの読出し専用ポートと読出し／書込み専用ポー
トに係わるそれぞれの構成を比較してみると、読出し／
書込み専用ポートは読出し専用ポートに比して、ビット
線が１本多く、さらに入出力回路１９の入力回路が必要
となる。このような構成の増加は、メモリ容量の増大に
ともなって顕著となり、メモリ全体の構成に対して無視
できないものとなる。したがって、上記実施例の構成で
は、すべてのポートを読出し／書込みポートとする従来
の構成に比して、集積化した場合に占有面積を大幅に縮
小することが可能となる。
また、記憶されたデータを読出し専用ポートを介して外
部に読出す場合には、上述したように、記憶されたデー
タをＦＥＴ１４のゲート端子で受けて、このＦＥＴ１４
の導通／非導通によって変化するビット線の電位をセン
スアンプ１６で増幅し、データが読出される。このため
、記憶されたデータに対する他のメモリセルからの影響
はほとんどなく、読出し動作を安定して行なうことがで
きる。
これに対して、記憶されたデータを読出し／書込みポー
トを介して外部に読出す場合には、記憶されたデータが
トランスファゲート１７．１８を介して一対のビット線
に読出される。このため、このビット線から他のビット
線のデータや周囲の雑音等の正規の情報以外の情報がメ
モリセル１２に入り込み、正規のデータを破壊してしま
うおそれがある。したがって、これを回避するために、
メモリセル１２のラッチ回路１３、トランスファゲート
１７．１８、ビット線の負荷トランジスタ等の回路構成
を、読出し動作を安定させるように最適化しなければな
らない。
しかるに、上記実施例の構成にあっては、読出し／書込
みポートよりも読出し専用ポートが多いので、読出し動
作の安定性は向上し、回路設計の複雑化も回避すること
ができる。
〔発明の効果〕
以上説明したように、この発明によれば、出力専用ポー
トを入出力ポートよりも多く設けるようにしたので、外
部から同時に発生する複数のアクセス要求をほぼ満足さ
せ、構成の小型化、信頼性の向上を図った多ポートキャ
ッシュメモリを提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる多ポートキャッシ
ュメモリの構成を示す図、 第２図は第１図に示す多ポートキャッシュメモリの要部
構成を示す図、 第３図及び第４図は従来のキャッシュメモリを用いたＣ
ＰＵのシステム構成を示す図、第５図は第３図及び第４
図に示すキャッシュメモリの要部構成を示す図である。 １１・・・キャッシュメモリ １２・・・メモリセル １３・・・ラッチ回路 ］６・・センスアンプ １７．１８・・・トランスフアゲ １９・・・入出力回路 ト

Claims (1)

  1. 【特許請求の範囲】 データの読出し及び書込みが可能な入出力ポートと、 データの読出しのみが可能な出力専用ポートとを備え、 前記出力専用ポートは前記入出力ポートよりも多く有す
    ることを特徴とする多ポートキャッシュメモリ。
JP2197644A 1990-07-27 1990-07-27 多ポートキャッシュメモリ Pending JPH0485788A (ja)

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JP2197644A JPH0485788A (ja) 1990-07-27 1990-07-27 多ポートキャッシュメモリ
EP19910112338 EP0468453A3 (en) 1990-07-27 1991-07-23 Multiport cache memory
KR1019910012868A KR940011667B1 (ko) 1990-07-27 1991-07-26 다포트 캐시 메모리
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