JPS6356897A - メモリ搭載ゲ−トアレイ - Google Patents
メモリ搭載ゲ−トアレイInfo
- Publication number
- JPS6356897A JPS6356897A JP61201134A JP20113486A JPS6356897A JP S6356897 A JPS6356897 A JP S6356897A JP 61201134 A JP61201134 A JP 61201134A JP 20113486 A JP20113486 A JP 20113486A JP S6356897 A JPS6356897 A JP S6356897A
- Authority
- JP
- Japan
- Prior art keywords
- address
- cell array
- memory cell
- memory
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレスポート数を拡張したメモリ搭載ゲー
トアレイに関する。
トアレイに関する。
メモリ搭載ゲートアレイは、第２図に示すように、半導
体チップ１０上に論理ゲートを形成する部分１２とメモ
リ （ＲＡＭ）を形成する部分１４を有する。各部分と
も、ゲートアレイであるから不純物拡散などの処理は済
ませてあり、表面からの配線のみで各種論理ゲート及び
メモリを構成することができる。ＲＡＭブロック１４は
大きく２分割、そして各々が更に２分割され、合計４メ
モリを構成できる。各々は、ＲＡＭであるから、メモリ
セルアレイの他に、アドレスレジスタ、アドレスデコー
ダ、センスアンプ、ライトアンプなどを備えるが、これ
らはメモリセルアレイの周辺に配置される。
体チップ１０上に論理ゲートを形成する部分１２とメモ
リ （ＲＡＭ）を形成する部分１４を有する。各部分と
も、ゲートアレイであるから不純物拡散などの処理は済
ませてあり、表面からの配線のみで各種論理ゲート及び
メモリを構成することができる。ＲＡＭブロック１４は
大きく２分割、そして各々が更に２分割され、合計４メ
モリを構成できる。各々は、ＲＡＭであるから、メモリ
セルアレイの他に、アドレスレジスタ、アドレスデコー
ダ、センスアンプ、ライトアンプなどを備えるが、これ
らはメモリセルアレイの周辺に配置される。
ゲートアレイ搭載メモリの構造を決定する場合、■メモ
リのワード数、■ワードのビット数、■読出し書込みア
ドレスポート数、の３点が考慮の対象となる。■のアド
レスポート数はＲＡＭブロック１４のアクセス経路数を
定めるものであり、これを増すとアドレスレジスタ及び
アドレスデコーダも増す必要がある。
リのワード数、■ワードのビット数、■読出し書込みア
ドレスポート数、の３点が考慮の対象となる。■のアド
レスポート数はＲＡＭブロック１４のアクセス経路数を
定めるものであり、これを増すとアドレスレジスタ及び
アドレスデコーダも増す必要がある。
ユーザの様々な要求を満足するにはメモリのワード数、
ビット数、及び読出し書込みポート数は多い方がよいが
、これらを多くするとＲＡＭブロックの面積が大になり
、ひいてはゲートアレイのマスター自体が大きくなり、
チップサイズの増大、歩留り低下を招くという問題があ
゛る。そこでメモリ搭載ゲートアレイではＲＡＭブロッ
クに例えば１２８ワード×２４ビツト、デュアルポート
、２個が予めマスターとして用意されている。
ビット数、及び読出し書込みポート数は多い方がよいが
、これらを多くするとＲＡＭブロックの面積が大になり
、ひいてはゲートアレイのマスター自体が大きくなり、
チップサイズの増大、歩留り低下を招くという問題があ
゛る。そこでメモリ搭載ゲートアレイではＲＡＭブロッ
クに例えば１２８ワード×２４ビツト、デュアルポート
、２個が予めマスターとして用意されている。
本発明はこのようなマスターを用いてアドレスポート数
の多いメモリ例えば１２８ワード×１８ビツト、３ボ一
トＲＡＭを作成しようとするものである。
の多いメモリ例えば１２８ワード×１８ビツト、３ボ一
トＲＡＭを作成しようとするものである。
本発明は、メモリセルアレイ、アドレスレジスタ、アド
レスデコーダ、センスアンプおよびライトアンプをチッ
プ上のそれぞれの形成領域に形成してなるメモリを備え
るメモリ搭載ゲートアレイにおいて、拡張したアドレス
ポートに対するアドレスデコーダを前記メモリセルアレ
イ形成領域の一部に構成してなることを特徴とするもの
である。
レスデコーダ、センスアンプおよびライトアンプをチッ
プ上のそれぞれの形成領域に形成してなるメモリを備え
るメモリ搭載ゲートアレイにおいて、拡張したアドレス
ポートに対するアドレスデコーダを前記メモリセルアレ
イ形成領域の一部に構成してなることを特徴とするもの
である。
拡張アドレスポートに対するアドレスデコーダはメモリ
セルアレイ形成領域の一部に形成すると、アドレスポー
トの拡張が可能であると共に、該拡張アドレスデコーダ
に対するスペースを予めアドレスデコーダ形成領域に用
意しておくのに比べて無駄がなく （予め用意しておく
と、アドレスボート非拡張のときはそれが無駄になる）
、マスターの利用効率の向上、チップサイズの減少を期
待できる。
セルアレイ形成領域の一部に形成すると、アドレスポー
トの拡張が可能であると共に、該拡張アドレスデコーダ
に対するスペースを予めアドレスデコーダ形成領域に用
意しておくのに比べて無駄がなく （予め用意しておく
と、アドレスボート非拡張のときはそれが無駄になる）
、マスターの利用効率の向上、チップサイズの減少を期
待できる。
第１図に本発明の実施例を示す。この図は第２図のＲＡ
Ｍブロックの半分１４ａに相当するもので、これは、従
来例では前述のデュアルポートＲＡＭを構成する。１は
（添字ａ、ｂは相互を区別するもので、適宜省略する）
クロックバッファ及び、ライトイネーブル等のコントロ
ール信号の回路又はその形成領域、２はメモリセルアレ
イ又はその形成領域で、このセルアレイは例えば縦（ビ
ット方向）４８×横（ワード方向）３２構成である。こ
れで、メモリセルアレイ’ｌａ、 ２ｂ、 はＲＡ
Ｍブロック１４ａには２個あるから、ワード方向に３２
Ｘ２＝６４個、各ワード線に交差するビット線方向に４
８個となり、２−１のコラムセレクトを行なうことによ
り前述の１２８Ｗｘ２４ｂｄｕａｌ ｐｏｒｔ ＲＡ
Ｍが形成される。また３はライトアンプ、４はセンスア
ンプ又はその形成領域であり、読出しデータはセンスア
ンプ４を通して出力され、書込みデータはライトアンプ
３を通して入力される。このデータ入出力はワード単位
で、従って本例では２４ビット並列で行なわれる。また
５はデスティネーション・アドレスデコーダ又はその形
成領域で、読出しアドレス又は書込みアドレスが入力さ
れこれをデコードする。６はソース・アドレスデコーダ
又はその形成領域で読出しアドレスが入力されこれをデ
コードする。デュアルポートＲＡＭではデスティネーシ
ョン側はメモリセルアレイに対し読出しと書込みの両ア
クセスが可能、ソース側はメモリセルアレイに対し読出
しのみのアクセスが可能であり、デコーダ５．６はこれ
に対応するものである。７はアドレスレジスタ又はその
形成領域で、図示しないアドレスバスのアドレスを取込
んでデコーダ５．６に供給する。
Ｍブロックの半分１４ａに相当するもので、これは、従
来例では前述のデュアルポートＲＡＭを構成する。１は
（添字ａ、ｂは相互を区別するもので、適宜省略する）
クロックバッファ及び、ライトイネーブル等のコントロ
ール信号の回路又はその形成領域、２はメモリセルアレ
イ又はその形成領域で、このセルアレイは例えば縦（ビ
ット方向）４８×横（ワード方向）３２構成である。こ
れで、メモリセルアレイ’ｌａ、 ２ｂ、 はＲＡ
Ｍブロック１４ａには２個あるから、ワード方向に３２
Ｘ２＝６４個、各ワード線に交差するビット線方向に４
８個となり、２−１のコラムセレクトを行なうことによ
り前述の１２８Ｗｘ２４ｂｄｕａｌ ｐｏｒｔ ＲＡ
Ｍが形成される。また３はライトアンプ、４はセンスア
ンプ又はその形成領域であり、読出しデータはセンスア
ンプ４を通して出力され、書込みデータはライトアンプ
３を通して入力される。このデータ入出力はワード単位
で、従って本例では２４ビット並列で行なわれる。また
５はデスティネーション・アドレスデコーダ又はその形
成領域で、読出しアドレス又は書込みアドレスが入力さ
れこれをデコードする。６はソース・アドレスデコーダ
又はその形成領域で読出しアドレスが入力されこれをデ
コードする。デュアルポートＲＡＭではデスティネーシ
ョン側はメモリセルアレイに対し読出しと書込みの両ア
クセスが可能、ソース側はメモリセルアレイに対し読出
しのみのアクセスが可能であり、デコーダ５．６はこれ
に対応するものである。７はアドレスレジスタ又はその
形成領域で、図示しないアドレスバスのアドレスを取込
んでデコーダ５．６に供給する。
本発明ではか＼るデュアルポー）ＲＡＭのマスター（未
配線ゲートアレイ）を用いて例えば３ボー）ＲＡＭを構
成する。この際必要なデコーダなどはメモリセルアレイ
の一部Ａを用いて構成する。
配線ゲートアレイ）を用いて例えば３ボー）ＲＡＭを構
成する。この際必要なデコーダなどはメモリセルアレイ
の一部Ａを用いて構成する。
このようにすれば、３ボートの場合に必要な該デコーダ
の専用領域を予め用意する必要がないから、マスターの
利用効率がよくなり、チップサイズの減少を期待できる
。
の専用領域を予め用意する必要がないから、マスターの
利用効率がよくなり、チップサイズの減少を期待できる
。
アドレスレジスタ形成領域７は、第３図に示すように８
ビツトレジスタ２本を作り得る容量を持つ。セルアレイ
のワード数は６４であるからそのアドレスのビットは６
ビツトあればよく、上記でデコーダ５．６へのアドレス
信号を供給できる。
ビツトレジスタ２本を作り得る容量を持つ。セルアレイ
のワード数は６４であるからそのアドレスのビットは６
ビツトあればよく、上記でデコーダ５．６へのアドレス
信号を供給できる。
３ボートにする場合はアドレスレジスタを１個増設する
必要があるが、これは部分７に余裕があればこ＼に作り
、余裕がなければ部分Ａに作る。
必要があるが、これは部分７に余裕があればこ＼に作り
、余裕がなければ部分Ａに作る。
セルアレイ２に構成されるメモリセルは第４図の回路構
成を持つ。中央のインバータ２個を逆並列接続したもの
はランチ回路でｌ°ビットのメモリ素子になる。Ｑ１〜
Ｑ４はトランスファゲート、Ｑ５．Ｑ６はバッファであ
る。ワード線はデスティネーション側のリードワード線
ＲＷＬ （Ｄ）、同ライトワード線ＷＷＬ、及びソー
ス側のリードワード線ＲＷＬ （Ｓ）の３本が対になり
、ビット線はデスティネーション側のリードビット線Ｒ
ＢＬ （Ｄ）、同ライトビット線ＷＢＬ、ＷＢＬ、およ
びソース側のリードビット線ＲＢＬ （Ｓ）の４本が対
になり、これらの複数対が縦、横に走り、その各交点に
メモリセル（ラッチＬＴ）が配設され、該当ワード線及
びビット線へ接続される。第４ズは１メモリセルのみ示
す。このようにワード線及びビット線が分れているので
、各セルアレイ２ａ＋２ｂ＋ ・・・・・・では複数本
（本例では３本）のワード線の同時選択が可能である。
成を持つ。中央のインバータ２個を逆並列接続したもの
はランチ回路でｌ°ビットのメモリ素子になる。Ｑ１〜
Ｑ４はトランスファゲート、Ｑ５．Ｑ６はバッファであ
る。ワード線はデスティネーション側のリードワード線
ＲＷＬ （Ｄ）、同ライトワード線ＷＷＬ、及びソー
ス側のリードワード線ＲＷＬ （Ｓ）の３本が対になり
、ビット線はデスティネーション側のリードビット線Ｒ
ＢＬ （Ｄ）、同ライトビット線ＷＢＬ、ＷＢＬ、およ
びソース側のリードビット線ＲＢＬ （Ｓ）の４本が対
になり、これらの複数対が縦、横に走り、その各交点に
メモリセル（ラッチＬＴ）が配設され、該当ワード線及
びビット線へ接続される。第４ズは１メモリセルのみ示
す。このようにワード線及びビット線が分れているので
、各セルアレイ２ａ＋２ｂ＋ ・・・・・・では複数本
（本例では３本）のワード線の同時選択が可能である。
デコーダ形成領域５には第５図のデコーダ回路が構成さ
れる。これはＲＷＬ （Ｄ）とＷＷＬ各１本に対する部
分である。Ｑｌｌ はｐチャネルＭＯＳトランジスタ、
Ｑ２＋ 、Ｑ２２ 、・・・・・・はｎチャネルＭＯ３
）ランジスタで、これらはナントゲートを構成し、Ｑ２
１ 、Ｑ２２ 、 ・・・・・・のゲートに加わるアド
レスビットの全てがＨレベル（“１”）であれば出力は
Ｌレベルになり、これはインバータ１１により反転され
てＨレベルになる。これはＲＷＬ （Ｄ）が選択された
ことを意味する。インバータＩ＋の出力はｐチャネルＭ
Ｏ３Ｉ−ランジスタＱ１２のゲートに加わり、ノアゲー
トＧの一方の入力端はインバータ■２を介してトランジ
スタＱ１２へ接続される。従ってインバータ１１の出力
がＨレベルのとき、ＮＡＮＤゲートＧの一方の入力はＨ
レベル、従ってライトイネーブルＷＥがＬになるとＮＡ
ＮＤゲートＧの出力はＬになり、ＷＷＬを選択する。デ
コーダ６もこれに準じる。
れる。これはＲＷＬ （Ｄ）とＷＷＬ各１本に対する部
分である。Ｑｌｌ はｐチャネルＭＯＳトランジスタ、
Ｑ２＋ 、Ｑ２２ 、・・・・・・はｎチャネルＭＯ３
）ランジスタで、これらはナントゲートを構成し、Ｑ２
１ 、Ｑ２２ 、 ・・・・・・のゲートに加わるアド
レスビットの全てがＨレベル（“１”）であれば出力は
Ｌレベルになり、これはインバータ１１により反転され
てＨレベルになる。これはＲＷＬ （Ｄ）が選択された
ことを意味する。インバータＩ＋の出力はｐチャネルＭ
Ｏ３Ｉ−ランジスタＱ１２のゲートに加わり、ノアゲー
トＧの一方の入力端はインバータ■２を介してトランジ
スタＱ１２へ接続される。従ってインバータ１１の出力
がＨレベルのとき、ＮＡＮＤゲートＧの一方の入力はＨ
レベル、従ってライトイネーブルＷＥがＬになるとＮＡ
ＮＤゲートＧの出力はＬになり、ＷＷＬを選択する。デ
コーダ６もこれに準じる。
メモリセルアレイ形成領域２ａ、２ｂ、・・・・・・に
は第４図のトランジスタ等が、ｇ、ｆＺデコーダ形成領
域５ａ、６ａ、・・・・・・には第５−Ａのトランジス
タ等が不純物拡散などを済ませた状態でチップ上に形成
されており、配線だけで図示回路が所要の規模で形成さ
れる。セルアレイ形成領域２ａ、２ｂの一部Ａａ、Ａｂ
にデコーダを形成するには第４図の回路形成素子を用い
て第５図の回路を構成する必要があり、不使用回路素子
が発生したりはする。
は第４図のトランジスタ等が、ｇ、ｆＺデコーダ形成領
域５ａ、６ａ、・・・・・・には第５−Ａのトランジス
タ等が不純物拡散などを済ませた状態でチップ上に形成
されており、配線だけで図示回路が所要の規模で形成さ
れる。セルアレイ形成領域２ａ、２ｂの一部Ａａ、Ａｂ
にデコーダを形成するには第４図の回路形成素子を用い
て第５図の回路を構成する必要があり、不使用回路素子
が発生したりはする。
このゲートアレイに搭載されたメモリはクロック同期で
ある。第６図はＲＡＭブロックの半分１４ａをデュアル
ポートＲＡＭとして使用する場合の読取り／ｆ込み動作
を示す。クロックＣＫの立上りでデスティネーションア
ドレスＤＡ及びソースアドレスＳＡが各々のアドレスレ
ジスタに取込まれ、デコーダは該アドレスを受けてワー
ド１泉選択を行ない、読取り出力ＤＲＤ （デスティネ
ーション読出しデータ）及びＳＲＤ （ソース読出しデ
ータ）を生じる。これまでには遅れｔ□がある。
ある。第６図はＲＡＭブロックの半分１４ａをデュアル
ポートＲＡＭとして使用する場合の読取り／ｆ込み動作
を示す。クロックＣＫの立上りでデスティネーションア
ドレスＤＡ及びソースアドレスＳＡが各々のアドレスレ
ジスタに取込まれ、デコーダは該アドレスを受けてワー
ド１泉選択を行ない、読取り出力ＤＲＤ （デスティネ
ーション読出しデータ）及びＳＲＤ （ソース読出しデ
ータ）を生じる。これまでには遅れｔ□がある。
ライトイネーブルＷＥがＬレベルに下ると上記ＤＡで選
択されたワードに書込みが行なわれる。この書込みが行
なわれるアドレスＤ１は上記読取りが行なわれたアドレ
スＤ１と同じである。即ちデュアルポートタイプでは読
出しを行なったデスティネーションアドレスＤＡに書込
みが行なわれ、これらは異ならせることができない。こ
の点３ボートタイプならこれらを異ならせることができ
る。
択されたワードに書込みが行なわれる。この書込みが行
なわれるアドレスＤ１は上記読取りが行なわれたアドレ
スＤ１と同じである。即ちデュアルポートタイプでは読
出しを行なったデスティネーションアドレスＤＡに書込
みが行なわれ、これらは異ならせることができない。こ
の点３ボートタイプならこれらを異ならせることができ
る。
第７図は３ボートタイプの読取り／書込み動作を示す。
この場合はアドレスレジスタは３つあるので、それらに
デスティネーション（リード）アドレスＤＡ、ソースア
ドレスＳＡ、およびデスティネーションライトアドレス
ＷＡを、やはりクロックＧＫの立上で取込ませる。これ
により遅れｔｐｄ後にＤＲＤ、ＳＲＤが得られ、そして
ＷＥが立下るとＷＡで選択されたワード線に書込みが行
なわれる。ＷＡ＼ＤＡならデスティネーション読取りア
ドレスと書込みアドレスとは異なる。勿論ＷＡ＝ＤＡと
することもでき、この場合はデュアルタイプと同じであ
る。
デスティネーション（リード）アドレスＤＡ、ソースア
ドレスＳＡ、およびデスティネーションライトアドレス
ＷＡを、やはりクロックＧＫの立上で取込ませる。これ
により遅れｔｐｄ後にＤＲＤ、ＳＲＤが得られ、そして
ＷＥが立下るとＷＡで選択されたワード線に書込みが行
なわれる。ＷＡ＼ＤＡならデスティネーション読取りア
ドレスと書込みアドレスとは異なる。勿論ＷＡ＝ＤＡと
することもでき、この場合はデュアルタイプと同じであ
る。
以上説明したように本発明では拡張アドレスポートに対
するアドレスデコーダはメモリセルアレイ形成領域の一
部に形成するので、アドレスポートの拡張が可能である
と共に、該拡張アドレスデコーダに対するスペースを予
めアドレスデコーダ形成領域に用意しておくのに比べて
無駄がなく（予め用意しておくと、アドレスポート非拡
張のときはそれが無駄になる）、マスターの利用効率の
向上、チップサイズの減少を期待できる。
するアドレスデコーダはメモリセルアレイ形成領域の一
部に形成するので、アドレスポートの拡張が可能である
と共に、該拡張アドレスデコーダに対するスペースを予
めアドレスデコーダ形成領域に用意しておくのに比べて
無駄がなく（予め用意しておくと、アドレスポート非拡
張のときはそれが無駄になる）、マスターの利用効率の
向上、チップサイズの減少を期待できる。
第１図は本発明の実施例を示す説明図、第２図はメモリ
搭載ゲートアレイの説明図、第３図はアドレスレジスタ
形成領域の説明図、第４図はメモリセルの回路図、第５
図はアドレスデコーダの回路図、第６図および第７図は
書込み読取動作の説明図である。 図面で２はメモリセルアレイ、７はアドレスレジスタ、
５．６はアドレスデコーダ、３はライトアンプ、４はセ
ンスアンプ又はその形成領域、Ａは２の一部、である。
搭載ゲートアレイの説明図、第３図はアドレスレジスタ
形成領域の説明図、第４図はメモリセルの回路図、第５
図はアドレスデコーダの回路図、第６図および第７図は
書込み読取動作の説明図である。 図面で２はメモリセルアレイ、７はアドレスレジスタ、
５．６はアドレスデコーダ、３はライトアンプ、４はセ
ンスアンプ又はその形成領域、Ａは２の一部、である。
Claims (1)
- メモリセルアレイ、アドレスレジスタ、アドレスデコー
ダ、センスアンプおよびライトアンプをチップ上のそれ
ぞれの形成領域に形成してなるメモリを備えるメモリ搭
載ゲートアレイにおいて、拡張したアドレスポートに対
するアドレスデコーダを前記メモリセルアレイ形成領域
の一部に構成してなることを特徴とするメモリ搭載ゲー
トアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201134A JPS6356897A (ja) | 1986-08-27 | 1986-08-27 | メモリ搭載ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201134A JPS6356897A (ja) | 1986-08-27 | 1986-08-27 | メモリ搭載ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356897A true JPS6356897A (ja) | 1988-03-11 |
Family
ID=16435967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201134A Pending JPS6356897A (ja) | 1986-08-27 | 1986-08-27 | メモリ搭載ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356897A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243165A (ja) * | 1988-03-24 | 1989-09-27 | Rohm Co Ltd | 半導体装置 |
| JPH01251384A (ja) * | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH01267889A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | 半導体メモリ装置及び半導体メモリセル |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
-
1986
- 1986-08-27 JP JP61201134A patent/JPS6356897A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243165A (ja) * | 1988-03-24 | 1989-09-27 | Rohm Co Ltd | 半導体装置 |
| JPH01251384A (ja) * | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH01267889A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | 半導体メモリ装置及び半導体メモリセル |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5197035A (en) | Semiconductor memory | |
| JP2891504B2 (ja) | マルチポートメモリ | |
| JP2600304B2 (ja) | 半導体記憶装置とこれを用いたデータパス | |
| US4701919A (en) | Semiconductor device incorporating memory test pattern generating circuit | |
| US6661731B2 (en) | Semiconductor memory, semiconductor integrated circuit and semiconductor mounted device | |
| US4667310A (en) | Large scale circuit device containing simultaneously accessible memory cells | |
| US6795368B2 (en) | Semiconductor integrated circuit device | |
| JPH0636313B2 (ja) | デユアルアクセスシングルチツプ集積回路デイジタル記憶装置 | |
| JPH0760595B2 (ja) | 半導体メモリ | |
| US5379264A (en) | Semiconductor memory device capable of multidirection data access | |
| JPS6356897A (ja) | メモリ搭載ゲ−トアレイ | |
| JPS6063786A (ja) | センスアンプ | |
| JP3299285B2 (ja) | 半導体記憶装置 | |
| US6144609A (en) | Multiport memory cell having a reduced number of write wordlines | |
| JP2535911B2 (ja) | 半導体メモリ装置 | |
| US6795371B2 (en) | Semiconductor memory apparatus of which data are accessible by different addressing type | |
| JP3579068B2 (ja) | 論理回路 | |
| JPS61246996A (ja) | 直交メモリ | |
| JP4673008B2 (ja) | 半導体記憶装置 | |
| JPS62180582A (ja) | 多ポ−トメモリシステム | |
| JP4723711B2 (ja) | 半導体メモリ | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JP2871962B2 (ja) | 半導体記憶回路装置 | |
| JPH0787239B2 (ja) | メモリ | |
| JPS62177941A (ja) | マスタ・スライス型集積回路装置 |