JPH0329186A - アルチポートｓｒａｍ - Google Patents
アルチポートｓｒａｍInfo
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- JPH0329186A JPH0329186A JP1164235A JP16423589A JPH0329186A JP H0329186 A JPH0329186 A JP H0329186A JP 1164235 A JP1164235 A JP 1164235A JP 16423589 A JP16423589 A JP 16423589A JP H0329186 A JPH0329186 A JP H0329186A
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- 230000015654 memory Effects 0.000 claims description 27
- 238000001514 detection method Methods 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、同一アドレスに対する読出し・書込みが可能
なマルチポートＳＲＡＭ、特に読出し・書込みの競合（
アクセス競合）が生じた場合でも、アクセス時間の増大
を引き起こすことなく、書込んだ値が即時読出されるマ
ルチポー｝ ＳＲＡＭに関する。この種のマルチポート
ＳＲＡＭは、キャッシュメモリや、ＣＰＵのレジスタと
して利用分野が有望である。
なマルチポートＳＲＡＭ、特に読出し・書込みの競合（
アクセス競合）が生じた場合でも、アクセス時間の増大
を引き起こすことなく、書込んだ値が即時読出されるマ
ルチポー｝ ＳＲＡＭに関する。この種のマルチポート
ＳＲＡＭは、キャッシュメモリや、ＣＰＵのレジスタと
して利用分野が有望である。
（従来の技術）
従来のマルチポートＳＲＡＭ（第３図）は、アクセスの
競合が起こった場合、読出し用ビット線にはまずメモリ
セルの内容が読みだされ、引き続いて書込みアンプの出
力が伝達されるので、読出し時間が増大する。従ってア
クセスの競合を許さないか、もしくは書込みを行う前ま
でメモリセルに書込まれていたデータが読みだされるこ
とにしていた。
競合が起こった場合、読出し用ビット線にはまずメモリ
セルの内容が読みだされ、引き続いて書込みアンプの出
力が伝達されるので、読出し時間が増大する。従ってア
クセスの競合を許さないか、もしくは書込みを行う前ま
でメモリセルに書込まれていたデータが読みだされるこ
とにしていた。
（発明が解決しようとする課題）
複数の経路から同時にアクセスされるメモリは、マルチ
ポートのメモリが用いられるが、同一のアドレスに対し
て書込み・読出しが競合した場合、書込んだデータが同
時に読みだされるようにした方が、高速であるだけでな
く、フロー制御が簡単になるなど有利な点が多い。とこ
ろが、以上述べたように従来例では、メモリセルの内容
と書込みデータが異なる場合には、読出しに要する時間
が長くなる。
ポートのメモリが用いられるが、同一のアドレスに対し
て書込み・読出しが競合した場合、書込んだデータが同
時に読みだされるようにした方が、高速であるだけでな
く、フロー制御が簡単になるなど有利な点が多い。とこ
ろが、以上述べたように従来例では、メモリセルの内容
と書込みデータが異なる場合には、読出しに要する時間
が長くなる。
本発明の目的は、アクセス時間の増大を引き起こすこと
なく、アクセス競合時に書き込んだデータが高速に読出
されるマルチポートＳＲＡＭを提供することにある。
なく、アクセス競合時に書き込んだデータが高速に読出
されるマルチポートＳＲＡＭを提供することにある。
（課題を解決するための手段）
第１の発明は、
互いの入力と出力を接続した第１インバータと、第２イ
ンバータからなるメモリセルと、前記第１インバータの
入力と第１書込みビット線を接続する第１書込みＦＥＴ
と、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、前記の第１、第２読
出しビット線の電位差を検出し、差動増幅するセンスア
ンプと、 読出しと書込み同一アドレスに対して行われることを検
出するアクセス競合検出回路と、前記アクセス競合検出
回路の出力をゲート入力とし、前記センスアンプの出力
と、前記第１書込みビット線を接続する短絡用ＦＥＴ からなることを特徴とするマルチポートＳＲＡＭである
。
ンバータからなるメモリセルと、前記第１インバータの
入力と第１書込みビット線を接続する第１書込みＦＥＴ
と、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、前記の第１、第２読
出しビット線の電位差を検出し、差動増幅するセンスア
ンプと、 読出しと書込み同一アドレスに対して行われることを検
出するアクセス競合検出回路と、前記アクセス競合検出
回路の出力をゲート入力とし、前記センスアンプの出力
と、前記第１書込みビット線を接続する短絡用ＦＥＴ からなることを特徴とするマルチポートＳＲＡＭである
。
また第２の発明は、前記の短絡用ＦＥＴに代えて、前記
アクセス競合検出回路の出力をゲート入力とし、前記第
１読出しビット線と、前記第１書込みビット線を接続す
る第１短絡用ＦＥＴと、前記アクセス競合検出回路の出
力をゲート入力とし、前記第２読出しビット線と、前記
第２書込みビット線を接続する第２短絡用ＦＥＴ からなることを特徴とするマルチポートＳＲＡＭである
。
アクセス競合検出回路の出力をゲート入力とし、前記第
１読出しビット線と、前記第１書込みビット線を接続す
る第１短絡用ＦＥＴと、前記アクセス競合検出回路の出
力をゲート入力とし、前記第２読出しビット線と、前記
第２書込みビット線を接続する第２短絡用ＦＥＴ からなることを特徴とするマルチポートＳＲＡＭである
。
（作用）
第１の発明では、通常読出し時は、アクセス競合検出回
路の出力によって、センスアンプの出力と第１書込みビ
ット線が電気的に切り離されており、従来からのＳＲＡ
Ｍ同様に動作する。同一アドレスに対して、書込み・読
出しが同時に発生した場合、アクセス競合検出回路の出
力が反転することにより、センスアンプの出力線と第１
書込みビット線が短絡され、出力バッファに書込みデー
タが直接入力されるため、アクセス競合時も高速な読出
しが可能となる。
路の出力によって、センスアンプの出力と第１書込みビ
ット線が電気的に切り離されており、従来からのＳＲＡ
Ｍ同様に動作する。同一アドレスに対して、書込み・読
出しが同時に発生した場合、アクセス競合検出回路の出
力が反転することにより、センスアンプの出力線と第１
書込みビット線が短絡され、出力バッファに書込みデー
タが直接入力されるため、アクセス競合時も高速な読出
しが可能となる。
第２の発明では、通常読出し時は、アクセス競合検出回
路の出力によって、第１書込みビット線と第１読出しビ
ット線、第２書込みビット線と第２読出しビット線がそ
れぞれ電気的に切り離されており、従来からのＳＲＡＭ
同様に動作する。そして、同一アドレスに対して、書込
み・読出しが同時に発生した場合、アクセス競合検出回
路の出力が反転することにより．、第１、第２短絡ＦＥ
Ｔが導通状態になり、第１書込みビット線と第１読出し
ビット線、第２書込みビット線と第２読出しビット線が
それぞれ短絡され、メモリセルの内容に関係なく、書込
みデータをセンスアンプに入力することが出来るため、
アクセス競合時も高速な読出しが可能となる。
路の出力によって、第１書込みビット線と第１読出しビ
ット線、第２書込みビット線と第２読出しビット線がそ
れぞれ電気的に切り離されており、従来からのＳＲＡＭ
同様に動作する。そして、同一アドレスに対して、書込
み・読出しが同時に発生した場合、アクセス競合検出回
路の出力が反転することにより．、第１、第２短絡ＦＥ
Ｔが導通状態になり、第１書込みビット線と第１読出し
ビット線、第２書込みビット線と第２読出しビット線が
それぞれ短絡され、メモリセルの内容に関係なく、書込
みデータをセンスアンプに入力することが出来るため、
アクセス競合時も高速な読出しが可能となる。
（実施例）
次に図面を参照して本発明の実施例について説明する。
第１図は、本願第１の発明の２ボー｝ ＳＲＡＭの実施
例を示す。
例を示す。
１、２は互いの出力を入力とする第１のインバータと第
２のインバータである。
２のインバータである。
第１インバータ１の入力と第２インバータ２の入力は、
各々反転した電位になっており、双安定状態にある。こ
の状態は、各インバータの入力を反転した電位にするよ
うな力が外部から働くまで継続され、静的なメモリセル
として働く。
各々反転した電位になっており、双安定状態にある。こ
の状態は、各インバータの入力を反転した電位にするよ
うな力が外部から働くまで継続され、静的なメモリセル
として働く。
第１書込みＦＥＴ３は第１インバータ１の入力と第１書
込みビット線１２を接続し、書込みワード線１０をゲー
トの入力とする。
込みビット線１２を接続し、書込みワード線１０をゲー
トの入力とする。
第１読出しＦＥＴ４は第１インバータ１の入力と第１読
出しビット線１４を接続し、読出しワード線１１をゲー
トの入力とする。
出しビット線１４を接続し、読出しワード線１１をゲー
トの入力とする。
第２書込みＦＥＴ５は第２インバータ２の入力と第２書
込みビット線１３を接続し、書込みワード線１０をゲー
トの入力とする。
込みビット線１３を接続し、書込みワード線１０をゲー
トの入力とする。
第２読出しＦＥＴ６は第２インバータ２の入力と第２読
出しビット線１５を接続し、読出しワード線１１をゲー
トの入力とする。
出しビット線１５を接続し、読出しワード線１１をゲー
トの入力とする。
第１書込みアンプ１６は書込みデータを第１書込みビッ
ト線ｌ２に出力する。
ト線ｌ２に出力する。
第２アンプ１７は書込みデータの反転結果を第２書込み
ビット線１３に出力する。
ビット線１３に出力する。
センスアンプ１８は第１読出しビット線１４と第２読出
しビット線１５を入力とし、その電位差を差動増幅する
。
しビット線１５を入力とし、その電位差を差動増幅する
。
アクセス競合検出回路１９は書込みアドレスと読出しア
ドレスが同一で、書込みと読出しが競合していることを
検出する信号を出力する。
ドレスが同一で、書込みと読出しが競合していることを
検出する信号を出力する。
短絡ＦＥＴ２１はアクセス競合検出回路１９の出力をゲ
ート入力とし、センスアンプ１８の出力と、第１書込み
ビット線を接続する。
ート入力とし、センスアンプ１８の出力と、第１書込み
ビット線を接続する。
書込み動作時には、第１書込みアンプ１６が第１書込み
ピット線１２を書込みデータの電位に、第２書込みアン
ブ１７が第２書込みビット線１３を書込みデータの反転
電位にする。これと同時に、書込みワード！ｉＡ１０が
高電位になり、第１書込みＦＥＴ３と第２書込みＦＥＴ
５が導通状態になる。この時メモリセルの状態は、書込
みビット線の電位にしたがって変化し、書込み動作が終
了してもメモリセルの状態はそのまま保持され、書込み
が完了する。
ピット線１２を書込みデータの電位に、第２書込みアン
ブ１７が第２書込みビット線１３を書込みデータの反転
電位にする。これと同時に、書込みワード！ｉＡ１０が
高電位になり、第１書込みＦＥＴ３と第２書込みＦＥＴ
５が導通状態になる。この時メモリセルの状態は、書込
みビット線の電位にしたがって変化し、書込み動作が終
了してもメモリセルの状態はそのまま保持され、書込み
が完了する。
読出し動作時には、読出しワード線１１が高電位になり
、第１読出しＦＥＴ４、第２読出しＦＥＴ５を導通状態
にする。このとき、第１読出しビット線１４の電位は、
メモリセル内のデータ電位に変化し、第２読出しビット
線１５の電位もメモリセル内のデータの反転電位に変化
する。第１インバータ１と第２インバータ２の駆動能力
が小さいことと、読出しビット線には書込みビット線よ
り大きな負荷が接続されていることで、電位が変化する
には比較的時間がかかる。しかし、センスアップ１８で
第１読出しビット線１４と第２読出しビット線１５の微
少な電位差を増幅することで、センスアンプの出力には
メモリセルのデータが読みだされる。
、第１読出しＦＥＴ４、第２読出しＦＥＴ５を導通状態
にする。このとき、第１読出しビット線１４の電位は、
メモリセル内のデータ電位に変化し、第２読出しビット
線１５の電位もメモリセル内のデータの反転電位に変化
する。第１インバータ１と第２インバータ２の駆動能力
が小さいことと、読出しビット線には書込みビット線よ
り大きな負荷が接続されていることで、電位が変化する
には比較的時間がかかる。しかし、センスアップ１８で
第１読出しビット線１４と第２読出しビット線１５の微
少な電位差を増幅することで、センスアンプの出力には
メモリセルのデータが読みだされる。
アクセス競合時には、書込みワード線１０と読出しワー
ド線１ｌがともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って第１読出しビット線１４には、先ずメモ
リセルの内容が読みだされ、引き続いて第１書込みアン
プ１６の出力が読みだされる。このようなアクセス競合
が起こる場合、アクセス競合検出回路１９の出力に従っ
て、短絡ＦＥＴ２１が導通状態になり、センスアンプの
出力線の電位は第１、２読出しビット線１４、１５の電
位によらず、第１書込みアンプ１６の出力に従って変化
する。つまりメモリセルを介することなく、入力データ
がそのまま出力されるので、高速な読出しが可能となる
。またアクセス競合が起こっていなければ、アクセス競
合検出回路１９の出力に従って、短絡ＦＥＴ２１は開放
状態になり、従来方式と同様に、メモリセルの信号を出
力する。
ド線１ｌがともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って第１読出しビット線１４には、先ずメモ
リセルの内容が読みだされ、引き続いて第１書込みアン
プ１６の出力が読みだされる。このようなアクセス競合
が起こる場合、アクセス競合検出回路１９の出力に従っ
て、短絡ＦＥＴ２１が導通状態になり、センスアンプの
出力線の電位は第１、２読出しビット線１４、１５の電
位によらず、第１書込みアンプ１６の出力に従って変化
する。つまりメモリセルを介することなく、入力データ
がそのまま出力されるので、高速な読出しが可能となる
。またアクセス競合が起こっていなければ、アクセス競
合検出回路１９の出力に従って、短絡ＦＥＴ２１は開放
状態になり、従来方式と同様に、メモリセルの信号を出
力する。
前記アクセス競合検出回路１９は、書込みアドレスｎビ
ットと読出しアドレスｎビット、および各々のアドレス
が有効であることを示す２ビットを入力とし、アドレス
が競合しているかどうかの判定結果を出力する回路で、
基本的には、ｎ個の排他的論理積ゲート、１個の論理積
ゲートと、それらｎ＋１本の出力を１本に絞るための論
理積木からなる。
ットと読出しアドレスｎビット、および各々のアドレス
が有効であることを示す２ビットを入力とし、アドレス
が競合しているかどうかの判定結果を出力する回路で、
基本的には、ｎ個の排他的論理積ゲート、１個の論理積
ゲートと、それらｎ＋１本の出力を１本に絞るための論
理積木からなる。
第２図には第２の発明の実施例を示す。第１図と異なる
のは短絡用ＦＥＴが２つあることである。第１短絡ＦＥ
Ｔ３１はアクセス競合検出回路１９の出力をゲート入力
とし、第１読出しビット線１４と第１書込みビット線１
２とを接続する。第２短絡ＦＥＴ３２はアクセス競合検
出回路１９の出力をゲート入力とし、第２書込みビット
線１３と、第１読出しビット線１５を接続する。
のは短絡用ＦＥＴが２つあることである。第１短絡ＦＥ
Ｔ３１はアクセス競合検出回路１９の出力をゲート入力
とし、第１読出しビット線１４と第１書込みビット線１
２とを接続する。第２短絡ＦＥＴ３２はアクセス競合検
出回路１９の出力をゲート入力とし、第２書込みビット
線１３と、第１読出しビット線１５を接続する。
アクセス競合時には、書込みワード線１０と読出しワー
ド線１１がともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って、第１読出しビット線１４には、先ずメ
モリセルの内容が読だされ、引き続いて第１書込みアン
プ１６の出力が読みだされようとする。
ド線１１がともに高電位になり、第１、２書込みＦＥＴ
３、４、第１、第２読出しＦＥＴ５、６が全て導通状態
になる。従って、第１読出しビット線１４には、先ずメ
モリセルの内容が読だされ、引き続いて第１書込みアン
プ１６の出力が読みだされようとする。
本発明の高速化を行うと、アクセス競合が起こっていれ
ば、アクセス競合検出回路１９の出力に従って、第１短
絡ＦＥＴ２１と第２短絡ＦＥＴ２２が導通状態になり、
第１読出しビット線１４と第１書込みアンプ１６の出力
、第２読出しビット線１５と第２書込みアンプ１７の出
力がそれぞれ短絡され、センスアンプには、メモリセル
の内容によらず第１、第２書込みアンプの出力が入力さ
れ、書込みデータが読出される。つまりメモリセルを介
することなく、入力データがそのままセンスアンプで増
幅されるので、高速な読出しが可能となる。またアクセ
ス競合が起こっていなければ、アクセス競合検出回路１
９の出力に従って、短絡ＦＥＴ２１， ２２は開放状態
になり、従来方式と同様に、メモリセルの信号をメモリ
から出力する。
ば、アクセス競合検出回路１９の出力に従って、第１短
絡ＦＥＴ２１と第２短絡ＦＥＴ２２が導通状態になり、
第１読出しビット線１４と第１書込みアンプ１６の出力
、第２読出しビット線１５と第２書込みアンプ１７の出
力がそれぞれ短絡され、センスアンプには、メモリセル
の内容によらず第１、第２書込みアンプの出力が入力さ
れ、書込みデータが読出される。つまりメモリセルを介
することなく、入力データがそのままセンスアンプで増
幅されるので、高速な読出しが可能となる。またアクセ
ス競合が起こっていなければ、アクセス競合検出回路１
９の出力に従って、短絡ＦＥＴ２１， ２２は開放状態
になり、従来方式と同様に、メモリセルの信号をメモリ
から出力する。
（発明の効果）
以上説明したように、従来のマルチポートメモリは、同
一アドレスに対する書込み・読出しが競合した（アクセ
ス競合）時の読出しは、通常の読出しと比較してアクセ
ス時間が長かったり、書込み前までメモリセルに書かれ
ていた内容を出力して、書き込むデータと読出されるデ
ータが異なったりした。本発明はアクセス競合時にも、
通常読出し時と同等の（もしくはより短い）アクセス時
間で読出しが行われるマルチボー｝ ＳＲＡＭを提供す
るという効果がある。
一アドレスに対する書込み・読出しが競合した（アクセ
ス競合）時の読出しは、通常の読出しと比較してアクセ
ス時間が長かったり、書込み前までメモリセルに書かれ
ていた内容を出力して、書き込むデータと読出されるデ
ータが異なったりした。本発明はアクセス競合時にも、
通常読出し時と同等の（もしくはより短い）アクセス時
間で読出しが行われるマルチボー｝ ＳＲＡＭを提供す
るという効果がある。
さらにアクセス競合検出回路は、アドレスのビット数と
等しい排他的論理積ゲートと、その出力を一本に絞るた
めの論理積木から基本的に構威され、アドレスのビット
数ｎを８としたとき、アドレスデコーダの２％の面積を
占め、メモリ全体の１％以下の極めて小さい面積で構成
できる。また検出に要する時間はアドレスのデコードに
隠され、アクセス時間に影響を与えない。
等しい排他的論理積ゲートと、その出力を一本に絞るた
めの論理積木から基本的に構威され、アドレスのビット
数ｎを８としたとき、アドレスデコーダの２％の面積を
占め、メモリ全体の１％以下の極めて小さい面積で構成
できる。また検出に要する時間はアドレスのデコードに
隠され、アクセス時間に影響を与えない。
その他、アクセス競合検出回路以外に付加する回路は、
メモリのビット数と同数（第２の発明の場合は２倍）の
短絡ＦＥＴだけであり、付加的な部分の占有面積がほと
んど増加しないことも特長である。
メモリのビット数と同数（第２の発明の場合は２倍）の
短絡ＦＥＴだけであり、付加的な部分の占有面積がほと
んど増加しないことも特長である。
第１図は本願第１の発明の実施例を示す論理回路ブロッ
ク図、第２図は本願第２の発明の実施例を示す論理回路
ブロック図。第３図は従来から用いられているマルチポ
ートのＳＲＡＭの論理回路ブロック図である。 １、２・・・第１、第２インバータ、３、５・・・第１
、第２書込みＦＥＴ、４、６・・・第１、第２読出しＦ
ＥＴ， １０・・・書込みワード線、１ｌ・・・読出し
ワード線、１２、１３・・・第１、第２書込みビット線
、１４、１５・・・第１、第２読出しビット線、１６、
１７・・・第１、第２書込みアンプ、１８・・・センス
アンプ、１９・・・アクセス競合検出回路、２１・・・
短絡ＦＥＴ、３１・・・第１短絡ＦＥＴ、３２・・・第
２短絡ＦＥＴ， ４０・・・出力バッファ
ク図、第２図は本願第２の発明の実施例を示す論理回路
ブロック図。第３図は従来から用いられているマルチポ
ートのＳＲＡＭの論理回路ブロック図である。 １、２・・・第１、第２インバータ、３、５・・・第１
、第２書込みＦＥＴ、４、６・・・第１、第２読出しＦ
ＥＴ， １０・・・書込みワード線、１ｌ・・・読出し
ワード線、１２、１３・・・第１、第２書込みビット線
、１４、１５・・・第１、第２読出しビット線、１６、
１７・・・第１、第２書込みアンプ、１８・・・センス
アンプ、１９・・・アクセス競合検出回路、２１・・・
短絡ＦＥＴ、３１・・・第１短絡ＦＥＴ、３２・・・第
２短絡ＦＥＴ， ４０・・・出力バッファ
Claims (2)
- （１）互いの入力と出力を接続した第１インバータと、
第２インバータからなるメモリセルと、 前記第１インバータの入力と第１書込みビット線を接続
する第１書込みＦＥＴと、 前記第２インバータの入力と第２書込みビット線を接続
する第２書込みＦＥＴと、 前記第１、第２書込みＦＥＴのゲートに接続された書込
みワード線と、 前記第１インバータの入力と第１読出しビット線を接続
する第１読出しＦＥＴと、 前記第２インバータの入力と第２読出しビット線を接続
する第２読出しＦＥＴと、 前記第１、第２読出しＦＥＴのゲートに接続された読出
しワード線と、 書込みデータを前記第１書込みビット線に出力するため
の第１書込みアンプと、 書込みデータの反転結果を前記第２書込みビット線に出
力するための第２書込みアンプと、 前記の第１、第２読出しビット線の電位差を検出し、差
動増幅するセンスアンプと、 読出しと書込みが同一アドレスに対して行われることを
検出し、結果を出力するアクセス競合検出回路と、 前記アクセス競合検出回路の出力をゲート入力とし、前
記センスアンプの出力と、前記第１書込みビット線を接
続する短絡用ＦＥＴ からなることを特徴とするマルチポート ＳＲＡＭ。 - （２）第１項記載の短絡用ＦＥＴの代わりに、前記アク
セス競合検出回路の出力をゲート入力とし、前記第１読
出しビット線と前記第１書込みビット線を接続する第１
短絡用ＦＥＴと、 前記アクセス競合検出回路の出力をゲート入力とし、前
記第２読出しビット線と、前記第２書込みビット線を接
続する第２短絡用ＦＥＴを備えたことを特徴とするマル
チポートＳＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164235A JPH0329186A (ja) | 1989-06-26 | 1989-06-26 | アルチポートｓｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164235A JPH0329186A (ja) | 1989-06-26 | 1989-06-26 | アルチポートｓｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329186A true JPH0329186A (ja) | 1991-02-07 |
Family
ID=15789241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164235A Pending JPH0329186A (ja) | 1989-06-26 | 1989-06-26 | アルチポートｓｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329186A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057414A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 저전압 구동 스태틱 램 |
| JP2005216340A (ja) * | 2004-01-28 | 2005-08-11 | Nec Electronics Corp | 半導体記憶装置 |
| JP2015533011A (ja) * | 2012-10-31 | 2015-11-16 | クアルコム，インコーポレイテッド | 交差結合ビット線キーパーをもつメモリアレイ中で読取り書込み衝突中にクローバ電流を防げるダミー読取り |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202396A (ja) * | 1985-03-05 | 1986-09-08 | Nec Corp | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
| JPH01122093A (ja) * | 1987-11-06 | 1989-05-15 | Hitachi Ltd | 半導体記憶装置 |
| JPH01154391A (ja) * | 1987-04-28 | 1989-06-16 | Advanced Micro Devicds Inc | メモリセル回路 |
-
1989
- 1989-06-26 JP JP1164235A patent/JPH0329186A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202396A (ja) * | 1985-03-05 | 1986-09-08 | Nec Corp | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ |
| JPH01154391A (ja) * | 1987-04-28 | 1989-06-16 | Advanced Micro Devicds Inc | メモリセル回路 |
| JPH01122093A (ja) * | 1987-11-06 | 1989-05-15 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057414A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 저전압 구동 스태틱 램 |
| JP2005216340A (ja) * | 2004-01-28 | 2005-08-11 | Nec Electronics Corp | 半導体記憶装置 |
| JP2015533011A (ja) * | 2012-10-31 | 2015-11-16 | クアルコム，インコーポレイテッド | 交差結合ビット線キーパーをもつメモリアレイ中で読取り書込み衝突中にクローバ電流を防げるダミー読取り |
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