JPH0485796A - シフトパス制御回路 - Google Patents
シフトパス制御回路Info
- Publication number
- JPH0485796A JPH0485796A JP2197656A JP19765690A JPH0485796A JP H0485796 A JPH0485796 A JP H0485796A JP 2197656 A JP2197656 A JP 2197656A JP 19765690 A JP19765690 A JP 19765690A JP H0485796 A JPH0485796 A JP H0485796A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- clock
- flip
- shift path
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば障害の解析時に使用することの好適な
シフトパス制御回路に関する。
シフトパス制御回路に関する。
第２図は、従来使用されたシフトパス制御回路の一例を
表わしたもである。このシフトパス制御回路は、４段の
フリップフロップ１１〜１４を備えている。第１のフリ
ップフロップ１１の入力端子りには、データ２１が入力
されるようになっている。第１〜第３のフリップフロッ
プ１１〜１３の出力端子Ｑは、それぞれ次段の入力端子
りに接続されている。各フリップフロップ１１〜１４の
クロック端子ＣＬＫにはシフトクロック２２が供給され
るようになっている。この回路で第４のフリップフロッ
プ１４の出力端子Ｑからシフト出力データ２３が取り出
されるようになっている。
表わしたもである。このシフトパス制御回路は、４段の
フリップフロップ１１〜１４を備えている。第１のフリ
ップフロップ１１の入力端子りには、データ２１が入力
されるようになっている。第１〜第３のフリップフロッ
プ１１〜１３の出力端子Ｑは、それぞれ次段の入力端子
りに接続されている。各フリップフロップ１１〜１４の
クロック端子ＣＬＫにはシフトクロック２２が供給され
るようになっている。この回路で第４のフリップフロッ
プ１４の出力端子Ｑからシフト出力データ２３が取り出
されるようになっている。
このようなシフトパス制御回路では、シフトクロック２
２の立ち上がりに同期してデータ２１を順次シフトさせ
、第４のフリップフロップ１４からシフト出力データ２
３を出力する。
２の立ち上がりに同期してデータ２１を順次シフトさせ
、第４のフリップフロップ１４からシフト出力データ２
３を出力する。
以上説明した従来のシフトパス制御回路では、単一のシ
フトクロックに同期してデータをシフトするようになっ
ていたので、シフトクロックの周波数よりも高速でデー
タのシフトを行うことができなかった。
フトクロックに同期してデータをシフトするようになっ
ていたので、シフトクロックの周波数よりも高速でデー
タのシフトを行うことができなかった。
そこで本発明の目的は、用意されたシフトクロックの周
波数よりも高い周波数でデータのシフトを行うことので
きるシフトバス制御回路を提供することある。
波数よりも高い周波数でデータのシフトを行うことので
きるシフトバス制御回路を提供することある。
本発明では、複数段のフリップフロップで構成され、そ
の第１段のフリップフロップに入力されたデータを同一
のクロックで順次シフトさせる第１のシフトバス部と、
同じく複数段のフリップフロップで構成され、その第１
段のフリップフロップに入力されたデータを前記クロッ
クの位相を反転させたクロックで順次シフトさせる第２
のシフトバス部と、第１のシフトバス部と第２のシフト
バス部の双方から出力されるデータを前記したクロック
の１周期ごとにそれぞれ１回交互に選択する選択部とを
シフトバス制御回路に具備させる。
の第１段のフリップフロップに入力されたデータを同一
のクロックで順次シフトさせる第１のシフトバス部と、
同じく複数段のフリップフロップで構成され、その第１
段のフリップフロップに入力されたデータを前記クロッ
クの位相を反転させたクロックで順次シフトさせる第２
のシフトバス部と、第１のシフトバス部と第２のシフト
バス部の双方から出力されるデータを前記したクロック
の１周期ごとにそれぞれ１回交互に選択する選択部とを
シフトバス制御回路に具備させる。
そして、２つのシフトバス部のクロックを反転させてデ
ータの処理を行う一方、これらのシフトバス部の出力を
選択部で１クロツクごとに各１回ずつ選択させて出力す
ることにして前記した目的を達成する。
ータの処理を行う一方、これらのシフトバス部の出力を
選択部で１クロツクごとに各１回ずつ選択させて出力す
ることにして前記した目的を達成する。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるシフトバス制御回路
の構成を表わしたものである。この実施例の回路は、第
１および第２のシフトバス制御部３１．３２と、これら
から出力されるバスの選択を行うバス選択部３３から構
成されている。
の構成を表わしたものである。この実施例の回路は、第
１および第２のシフトバス制御部３１．３２と、これら
から出力されるバスの選択を行うバス選択部３３から構
成されている。
第１のバス制御部３１は、５段のフリップ７０ツブ４１
〜４５から構成されている。第１のフリップフロップ４
１０入力端子りにはデータ入力端子４６からデータ２１
が入力されるようになっている。第１〜第４のフリップ
フロップ４１〜４４の出力端子Ｑはそれぞれ次の段の入
力端子りと接続されている。また、各フリップフロップ
４１〜４５のクロック端子ＣＬＫには、シフトクロック
入力端子４７を通じてシフトクロック２２が供給される
ようになっている。
〜４５から構成されている。第１のフリップフロップ４
１０入力端子りにはデータ入力端子４６からデータ２１
が入力されるようになっている。第１〜第４のフリップ
フロップ４１〜４４の出力端子Ｑはそれぞれ次の段の入
力端子りと接続されている。また、各フリップフロップ
４１〜４５のクロック端子ＣＬＫには、シフトクロック
入力端子４７を通じてシフトクロック２２が供給される
ようになっている。
第２のバス制御部３２も、５段のフリップフロップ５１
〜５５から構成されており、それら接続関係は第１のバ
ス制御部３１と基本的に同一である。ただし、第１段の
フリップフロップ５１のクロック端子ＣＬＫには、イン
バータ５６を介してシフトクロック２２の反転されたク
ロック５７が入力されるようになっている。
〜５５から構成されており、それら接続関係は第１のバ
ス制御部３１と基本的に同一である。ただし、第１段の
フリップフロップ５１のクロック端子ＣＬＫには、イン
バータ５６を介してシフトクロック２２の反転されたク
ロック５７が入力されるようになっている。
第１および第２のシフトバス制御部３２におけるそれぞ
れのフリップフロップ４１〜４５．５１〜５５のシフト
モード端子Ｓには、シフトモード入力端子５８からシフ
トモード信号５９が入力されるようになっている。これ
らのフリップフロップ４１〜４５．５１〜５５は、シフ
トモード信号５９が入力されている状態で、データをシ
フト可能なシフトモードに設定されるようになっている
。
れのフリップフロップ４１〜４５．５１〜５５のシフト
モード端子Ｓには、シフトモード入力端子５８からシフ
トモード信号５９が入力されるようになっている。これ
らのフリップフロップ４１〜４５．５１〜５５は、シフ
トモード信号５９が入力されている状態で、データをシ
フト可能なシフトモードに設定されるようになっている
。
このシフトモードで第１のシフトバス制御部３１の第５
のフリップフロップ４５の出力端子Ｑから出力されるシ
フトデータ６１と、第２のシフトバス制御部３２の第５
のフリップフロップ５５の出力端子Ωから出力されるシ
フトデークロ２は、バス選択部３３に入力されるように
なっている。
のフリップフロップ４５の出力端子Ｑから出力されるシ
フトデータ６１と、第２のシフトバス制御部３２の第５
のフリップフロップ５５の出力端子Ωから出力されるシ
フトデークロ２は、バス選択部３３に入力されるように
なっている。
このバス選択８３３には、シフトクロック２２が入力さ
れ、シフト出力データ６３が出力端子６４に出力される
ようになっている。
れ、シフト出力データ６３が出力端子６４に出力される
ようになっている。
このような構成のシフトバス制御回路では、シフトモー
ドの状態でシフトクロック２２の立ち上がりで第１のシ
フトパス制御部３１がデータ２１をシフトさせ、その立
ち下がりで第２のシフトパス制御部３２がデータ２１を
シフトさせる。これによって第５のフリップフロップ４
５．５５のそれぞれの出力端子Ｑから出力されるシフト
データ６１．６２はバス選択部３３に供給される。バス
選択部３３は、クロック５７が立ち上がらない状態でシ
フトデータ６１選択し、立ち上がった状態でもう１つの
シフトデータ６２を選択する。この結果、シフトクロッ
ク２２の１周期に２つのシフトデータ６１．６２が交互
に出力されることになる。
ドの状態でシフトクロック２２の立ち上がりで第１のシ
フトパス制御部３１がデータ２１をシフトさせ、その立
ち下がりで第２のシフトパス制御部３２がデータ２１を
シフトさせる。これによって第５のフリップフロップ４
５．５５のそれぞれの出力端子Ｑから出力されるシフト
データ６１．６２はバス選択部３３に供給される。バス
選択部３３は、クロック５７が立ち上がらない状態でシ
フトデータ６１選択し、立ち上がった状態でもう１つの
シフトデータ６２を選択する。この結果、シフトクロッ
ク２２の１周期に２つのシフトデータ６１．６２が交互
に出力されることになる。
以上説明したように、本発明によればクロックの立ち上
がりと立ち下がりを使用することにより、１クロツクで
２回のシフト動作を行わせるようにしたので、クロック
の速度を変えずにフリップフロップのシフト動作を実質
的に高速化すことができるという効果がある。
がりと立ち下がりを使用することにより、１クロツクで
２回のシフト動作を行わせるようにしたので、クロック
の速度を変えずにフリップフロップのシフト動作を実質
的に高速化すことができるという効果がある。
第１図は本発明の一実施例におけるシフトバス制御回路
の回路図、第２図は従来使用されたシフトパス制御回路
の回路図である。 ２１・・・・・・データ、２２・・・・・・シフトクロ
ック、３１・・・・・・第１のシフトバス制御部、３２
・・・・・・第２のシフトバス制御部、３３・・・・・
・バス選択部、 ４１〜４５．５１〜５５・・・・・・フリップフロップ
、５７・・・−・・反転されたクロック、６３・・・・
・・シフト出力テ゛−タ。
の回路図、第２図は従来使用されたシフトパス制御回路
の回路図である。 ２１・・・・・・データ、２２・・・・・・シフトクロ
ック、３１・・・・・・第１のシフトバス制御部、３２
・・・・・・第２のシフトバス制御部、３３・・・・・
・バス選択部、 ４１〜４５．５１〜５５・・・・・・フリップフロップ
、５７・・・−・・反転されたクロック、６３・・・・
・・シフト出力テ゛−タ。
Claims (1)
- 【特許請求の範囲】 複数段のフリップフロップで構成され、その第１段のフ
リップフロップに入力されたデータを同一のクロックで
順次シフトさせる第１のシフトパス部と、 同じく複数段のフリップフロップで構成され、その第１
段のフリップフロップに入力されたデータを前記クロッ
クの位相を反転させたクロックで順次シフトさせる第２
のシフトパス部と、 前記第１のシフトパス部と第２のシフトパス部の双方か
ら出力されるデータを前記クロックの１周期ごとにそれ
ぞれ１回交互に選択する選択部とを具備することを特徴
とするシフトパス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197656A JPH0485796A (ja) | 1990-07-27 | 1990-07-27 | シフトパス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197656A JPH0485796A (ja) | 1990-07-27 | 1990-07-27 | シフトパス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485796A true JPH0485796A (ja) | 1992-03-18 |
Family
ID=16378132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197656A Pending JPH0485796A (ja) | 1990-07-27 | 1990-07-27 | シフトパス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485796A (ja) |
-
1990
- 1990-07-27 JP JP2197656A patent/JPH0485796A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| US6389095B1 (en) | Divide-by-three circuit | |
| JPH0715302A (ja) | 可変遅延バッファ回路 | |
| JP3003078B2 (ja) | 分周比の切換え可能な分周回路 | |
| JPH0682146B2 (ja) | スキヤンパス方式の論理集積回路 | |
| JPH0485796A (ja) | シフトパス制御回路 | |
| US20080012605A1 (en) | Glitch-free clock switcher | |
| JP2621205B2 (ja) | 分周回路 | |
| JPH0783257B2 (ja) | 可変分周装置 | |
| JPH04365219A (ja) | クロック・パルス整形回路 | |
| JP2655509B2 (ja) | シリアル／パラレル変換回路 | |
| JPH0429248B2 (ja) | ||
| JP2703967B2 (ja) | システムクロック分周回路 | |
| JPS60242599A (ja) | ダイナミツクシフトレジスタ回路 | |
| JPH03171820A (ja) | ２ｎ―１分周回路 | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JPH0685804A (ja) | フレームパルス生成回路 | |
| JPH06112812A (ja) | バイナリ・カウンタ | |
| JPH0253323A (ja) | 分周数の大きい高速可変分周回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH04302528A (ja) | 半導体集積回路 | |
| JPS62152029A (ja) | クロツク制御回路 | |
| JPS62261216A (ja) | クロツク分配回路 | |
| JPS6234438A (ja) | エラステイツクストアメモリ回路 | |
| JPH04159691A (ja) | 同期式半導体記憶装置 |