JPS6234438A - エラステイツクストアメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エラスティックストアメモリ回路、特に例え
ばディジタル通信方式において不可欠な位相同期回路を
構成するために用いられるエラスティックストアメモリ
回路（一時記憶回路）に関するものである。

〔従来の技術〕 第５図は従来の４ビツト構成のエラスティックストアメ
モリ回路を示すブロック図である。同図において、１は
入力データハイウェイ、２は出力データハイウェイ、（
３−１）、（３−２）、（３−３）、（３−４）はそれ
ぞれ入力データを順番に入力されて保持する入力データ
レジスタ（具体的に云うと、各レジスタは、マスタース
レイブＤ−フリップフロフブにより構成されている）、
（４−１）は入力側のデコーダ回路であって、入力デー
タを入力データレジスタに取り込むとき、どのレジスタ
に取り込むかを順に指定するためのもの、（４−２）は
出力側のデコーダ回路であって、セレクタ７に対し、入
力データレジスタ（３−１）〜（３−４）のうちのどの
出力を選択するかを指定するためのもの、である。

（５−１）は入力側のフレーム入力ポート（データハイ
ウェイ上を伝送されるデータはフレーム構成をとって伝
送され、フレーム信号が挿入されている）、（５−２）
は入力側のクロック入力ポート、（６−１）は出力側の
フレーム入力ポート、（６−２）は出力側のクロック入
力ポート、７はシーケンシャル・セレクタ回路であって
、入力データレジスタ（３−１）〜（３−４）のうちの
一つを選択してその出力データをデータハイウェイ２上
に出力するためのもの、である。

第６図は、第５図の回路における各部信号のタイムチャ
ートである。

第５図及び第６図を参照して従来のエラスティックスト
アメモリ回路の回路動作を説明する。入力データハイウ
ェイ１上を伝送されてくる入力データは、入力側ボート
（５−１）から入力されるフレーム信号、ボート（５−
２）から入力されるクロックに同期して出力されるデコ
ーダ出力００〜Ｃ４を用いて、フレーム内の入力タイム
スロット番号の位置に合わせて、入力データレジスタ（
３−１）、（３−２）、（３−３）、（３−４）に順番
に取り込まれ保持される。

一方、保持されたデータは、出力側ボート（６−１）か
ら入力されるフレーム信号、ボート（６−２）から入力
されるクロックに同期して、デコーダ回路（４−２）か
ら出力されるデコーダ出力Ｓｏ、Ｓ＋により指定された
順序でセレクタ７により選択され、出力ハイウェイ２上
に転送される。

この場合、入力側と出力側で同一の入力データレジスタ
を同時にアクセスすることのないようにフレーム信号は
、入力ポート（５−１）の側と出力ボート（６−１）の
側で位相を調整しておく。

本構成により、複数ビットにわたるエラスティックスト
ア動作が可能である。すなわち、エラスティックストア
メモリ　（一時記憶回路）の機能は、長期的な平均周波
数がほとんど等しい二つのクロックの瞬時的な周波数差
を吸収することにあると云え、同期網で遅延変動がある
と、これを吸収するために用いられるものである。

さて、上述した従来のエラスティックストアメモリ回路
では、入力データハイウェイ１に対し人力データレジス
タ（３−１）〜（３−４）がすべてファンアウトとして
接続され−るため、長いビット長のエラスティックスト
アメモリを設計する際には、ビット長だけファンアウト
の数が増し、問題である。

すなわち、ファンアウトの数が増すということは、入力
側のファンアウトは容量と考えてよいので、容量が増す
ことに相当し、これとハイウェイを構成する線路の抵抗
とにより定まる時定数で、ハイウェイ上を伝送されるデ
ータ波形がなまり、データの高速伝送性能が低下するこ
とになるからである。

更に、入力データハイウェイ１に対するファンアウトが
大きいため、複数のエラスティックストアメモリを縦続
接続して更に長いピント長のエラスティックストアメモ
リを構成しようとする場合には、さらに大きなファンア
ウトになり、上記の不都合が更に増大するという欠点が
ある。

〔発明が解決しようとする問題点〕

そこで本発明においては、エラスティックストアメモリ
回路において、入力データハイウェイから人力データレ
ジスタを見たときのファンアウト数を減らすこと、を解
決すべき問題点としている。

従って本発明は、上述のことを可能とする構成のエラス
ティックストアメモリ回路を提供することを目的とする
。

〔問題点を解決するための手段および作用〕上記目的を
達成するため、本発明では、入力データレジスタとして
シフトレジスタを用いることとした。すなわち、本発明
では、ｎビットのエラスティックストアメモリを構成す
る場合、その中の入力データレジスタとして直列ｎビッ
トのｎ段から成るシフトレジスタを用い、しかも該シフ
トレジスタの任意の段から出力を取り出せるように構成
し、あたかもそのシフトレジスタの長さを可変にしたか
の如くに扱えるようにして、入力データと出力データと
の間のビット単位での位相のずれを吸収し、さらにビッ
ト内における位相のずれ、つまり入力側クロックと出力
側クロックとの間の位相のずれを吸収するため、入力側
ラッチ回路と出力側ラッチ回路から成る従来型のエラス
ティックストアメモリ回路を併せ有することを主要な特
徴としている。

入力データの入力データレジスタへの書き込み方法とし
ては、該レジスタがシフトレジスタ構成となっていて、
入力データを１段ずつシフトしながら直列に書き込む方
法をとっているために入力データハイウェイから入力デ
ータレジスタ（シフトレジスタ）を見たファンアウト数
が１となり、このように従来の技術とは、このファンア
ウト数において異なり、さらに本発明に係るｎビット構
成のエラスティックストアメモリ回路を複数個、縦続に
接続し、ｎビットの整数倍の容量をもつエラスティック
ストアメモリ回路を構成することも可能なように、所要
の接続端子を設け、拡張性に冨ませたことをも特徴とし
ている。

〔実施例〕

次に図を参照して本発明の詳細な説明する。

第１図は４ビツト構成の場合の本発明の一実施例を示す
ブロック図である。同図において、ｌは入力データハイ
ウェイ、２は出力データハイウェイ、（５−１）はフレ
ーム信号の入力する入力側フレーム入力端子、（５−２
）はクロック信号の入力する入力側クロック端子、（６
−１）は出力側フレーム信号の入力する出力側フレーム
端子、（６−２）は出力側クロックの入力する出力側ク
ロック端子、（７−１）はシフトレジスタ８の有効長を
決定することのできる第１のセレクタ、（７−２）は第
２のセレクタ、（８−１）、　（８−２）。

（８−３）・・・（８−８）はシフトレジスタ８の各段
を構成するＤタイプのフリップフロップ、（９−１）、
（９−２）は、ビット内位相差つまり入力側クロックと
出力側クロックとの間の位相差を吸収するために用いる
Ｄタイプのフリップフロップ、１０はデコーダ回路であ
って、入力側フレーム信号と出力側フレーム信号との間
の位相差を計算し、その位相差をセレクタ（７−１）に
教え、かつその位相差が、シフトレジスタ８の全長相当
分より長い場合には、キャリアウト信号を端子（１２−
２）に発生し、かつ、キャリイン信号が端子（１２−３
）より入った場合は、その信号と出力側フレーム信号と
の間の位相差を計−算してセレクタに教える機能を有し
たデコーダ回路、１１は入力側のクロックを入力されＡ
分周して出力するトグルフリップフロップ、（１２−１
）は本エラスティックストアメモリ回路を複数個、縦続
接続して拡張するときに、縦続接続されたエラスティッ
クストアメモリ回路へ至るデータキャリアウト端子、（
１２−２）は縦続接続されたエラスティックストアメモ
リ回路へ至る縦続接続用キャリアウト信号端子、（１２
−３）は縦続接続されたエラスティックストアメモリ回
路からくる縦続接続用キャリイン信号端子、である。

第２図は、第１図に示した実施例において、入力端フレ
ーム信号と出力側フレーム信号との間の位相差が３×タ
イムスロット程度あった場合の各部動作信号のタイミン
グチャートである。

第３図は、第１図において、各部信号が第２図に示した
如きタイミング関係にある１時の各Ｄフリップフロップ
の内容を示した回路図である。

第１図、第２図、第３図を参照して本発明の一実施例の
動作を説明する。

入力データハイウェイ１を伝送されてきた入力データは
、入力クロック（５−２）によって、入力データレジス
タであるシフトレジスタ８の各段（８−１）、　（８−
２）、・・・（８−８）に左側より順番に入力される。

入力側フレーム信号（５−１）と出力側フレーム信号（
６−１）との間の位相差をデコーダ回路１０により計算
し、その位相差に相当するビット長の整数部分をビット
間位相情報としてセレクタ回路（７−１）に送出する。

そのビット間位相情報をもとに、セレクタ（７−１）で
は、入力データレジスタとしてのシフトレジスタ８から
の出力段の位置を選択する。

この動作により、入力データレジスタとしてのシフトジ
スタの有効長を可変にすることができる。

またセレクタ（７−１）により、このようにして読みだ
されたデータ（ビット長の整数部分に相当する位相差を
吸収されたデータ）は、トグルフリップフロップ１１に
より２分周された入力側クロックをもとに、Ｄタイプフ
リップフロップ（９−１）、（９−２）に交互にラッチ
される。

すなわち、フリップフロップ（９−１）に書き込んでい
るときは、（９−２）から読み出し、（９−２）に書き
込んでいるときは、（９−１）から読み出すわけである
。

これらのＤタイプフリップフロップ（９−１）。

（９−２）に供給される入力側クロック情報と、出力側
クロンク入力端子（６−２）から供給される出力側クロ
ックにより第２のセレクタ（７−２）をコントロールし
て、Ｄタイプフリソプフロレブ（９−１）、（９−２）
を書き込み、読み出しがぶつかりあわないようにしなが
らセレクタ（７−２）により交互に読み出す。読み出さ
れたデータは、出力用Ｄタイプフリップフロップ１２に
より、出力側クロック（６−２）に同期してデータ出力
ハイウェイ２に送出される。

つまり、この３つのＤタイプフリップフロップ（９−Ｉ
Ｌ　（９−２）、１２、更にセレクタ（７−２）により
、１ビツト内の位相差、つまり入力側と出力側の各クロ
ック間の位相差を吸収する２ビツト構成の従来形のエラ
スティックストアメモリ回路（第５図と比較参照された
い）を構成していることが理解されるであろう。

以上説明した８ビツト構成のエラスティックストアメモ
リ回路において、シフトレジスタ８の最終段としてのＤ
タイプフリップフロップ（８−８）の出力を取り出せる
データキャリアウト端子（１２−１）を設ける。

この端子を、縦続接続される次段の８ビツト構成のエラ
スティックストアメモリ回路のデータ入力ハイウェイ端
子１に接続し、さらに入力側クロック入力端子（５−２
）、入力側フレーム入力端子（５−１）を前段と後段の
エラスティックストアメモリ回路でマルチ接続し、また
前段のキャリアウト信号端子（１２−２）と次段のキャ
リイン信号端子（１２−３）を接続すると、全体で１６
ビツト構成のエラスティックストアメモリ回路が実現す
る。

第４図は、本発明に係るエラスティックストアメモリ回
路を一例として４個、上述のようにして縦続接続した状
態を示す接続回路図である。同図において、２０ａ〜２
０ｄがそれぞれ本発明に係るエラスティックストアメモ
リ回路である。

第４図について、これ以上、説明の必要はないであろう
。

〔発明の効果〕

以上説明したように、本発明によれば、エラスティック
ストアメモリ回路において、入力データハイウェイから
見たファンアウトが１であるので、入力データの波形劣
化が少なく、ドライブ力を必要としないという利点があ
る。　。

さらに、拡張用のキャリイン、キャリアウト端子を有す
ることにより、超高速であると共に拡張性に優れた回路
を提供でき、拡張して大容量化した場合でも、人力デー
タハイウェイから見たファンアウト容量が小さくてすむ
という利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の回路における各部動作信号のタイミングチャー
ト、第３図は、第１図において各部信号が第２図に示し
た如きタイミング関係にあるときの各Ｄフリップフロッ
プの内容を示した回路図、第４図は本発明に係るエラス
ティックストアメモリ回路を一例として４個、縦続接続
した状態を示す接続回路図、第５図は従来のエラスティ
ックストアメモリ回路を示すブロック図、第６図は第５
図における各部信号の動作波形を示すタイミングチャー
ト、である。 符号の説明 ■・・・入力データハイウェイ、２・・・出力データハ
イウェイ、（３−１）〜（３−４）・・・入力データレ
ジスタ、（４−１）、（４−２）・・・デコーダ回路、
（５−１）・・・入力側フレーム信号入力端子、（５−
２）・・・入力側クロック入力端子、（６−１）・・・
出力側フレーム信号入力端子、（６−２）・・・出力側
クロック入力端子、７・・・セレクタ、８・・・シフト
レジスタ、（９−１）、（９−２）・・・Ｄタイプフリ
ップフロップ、１０・・・デコーダ回路、１１・・・ト
グルフリップフロンブ、（１２−１）・・・データキャ
リアウト端子、（１２−２）・・・キャリアウト信号端
子、（１２−３）・・・キャリイン信号端子、代理人　
弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　清 第４図 Ｍ　５　図 千”コーター巨Ｌｉ） Ｍ　６　図

Claims (1)

1. 【特許請求の範囲】 １）データ入力線から直列にデータを取り込んで１段ず
   つシフトしてゆくシフトレジスタと、前記シフトレジス
   タを構成する直列ｎ段（但し、ｎは任意の整数）のうち
   の任意の出力段から出力データを取り出してデータ出力
   線へ向けて出力することのできるセレクタと、入力側フ
   レーム信号と出力側フレーム信号との間の位相差を検出
   し、該位相差に従ったデコーダ出力を発生して前記セレ
   クタへ供給し、該セレクタがそれによってシフトレジス
   タからデータを取り出す出力段を決定するようにしたデ
   コーダと、から成り、入力線上の入力データと出力線上
   の出力データとの間の位相差をビット単位で吸収するよ
   うにしたことを特徴とするエラステイックストアメモリ
   回路。 ２）データ入力線から直列にデータを取り込んで１段ず
   つシフトしてゆくシフトレジスタと、前記シフトレジス
   タを構成する直列ｎ段（但し、ｎは任意の整数）のうち
   の任意の出力段から出力データを取り出してデータ出力
   線へ向けて出力することのできるセレクタと、入力側フ
   レーム信号と出力側フレーム信号との間の位相差を検出
   し、該位相差に従ったデコーダ出力を発生して前記セレ
   クタへ供給し、該セレクタがそれによってシフトレジス
   タからデータを取り出す出力段を決定するようにしたデ
   コーダと、から成り、入力線上の入力データと出力線上
   の出力データとの間の位相差をビット単位で吸収するよ
   うにしたエラステイックストアメモリ回路において、 前記セレクタが前記シフトレジスタから取り出したデー
   タを入力側クロックを用いてラッチする入力側ラッチ手
   段と、該入力側ラッチ手段にラッチされたデータを出力
   側クロックを用いて取り込みラッチしてデータ出力線へ
   供給する出力側ラッチ手段と、を具備し、入力側クロッ
   クと出力側クロックとの間の位相差（入力データと出力
   データとの間のビット内位相差）をも吸収するようにし
   たことを特徴とするエラステイックストアメモリ回路。 ３）特許請求の範囲第１項または第２項記載のエラステ
   イックストアメモリ回路において、当該メモリ回路を多
   段に縦続接続する場合に用いる端子として、前記シフト
   レジスタからスルーでデータを出力するデータキャリア
   ウト端子と、シフトレジスタ長以外の入出力フレーム信
   号間位相差が生じた場合に前記デコーダにおいて用いる
   キャリアウト信号端子ならびにキャリイン信号端子を備
   えたことを特徴とするエラステイックストアメモリ回路
   。