JPH0485939A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPH0485939A JPH0485939A JP2199094A JP19909490A JPH0485939A JP H0485939 A JPH0485939 A JP H0485939A JP 2199094 A JP2199094 A JP 2199094A JP 19909490 A JP19909490 A JP 19909490A JP H0485939 A JPH0485939 A JP H0485939A
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- JP
- Japan
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- layer
- gaas
- leakage current
- inalas
- doped
- Prior art date
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
■−Ｖ属化金化合物半導体料とする電界効果半導体装置
の改良に関し、 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテロ接合構造をもつ電
界効果半導体装置に漏れ電流抑制効果が大きいＧａＡｓ
を用いても格子不整合に依る問題が起こらないようにす
ることを目的とし、 半絶縁性ＩｎＰ基板上に形成されてチャネルが生成され
るべき能動層を含む複数のＩ ｎＡｊ２Ａｓ／ Ｉ ｎ
Ｇ ａ Ａ ｓ系エピタキシャル成長化合物半導体層
と、前記１ｎＡｆ！Ａｓ／ＩｎＧａＡｓ系エピタキシャ
ル成長化合物半導体層表面に形成されたＩｎＡｌＡｓ／
ＧａＡｓからなる多層薄膜積層構造の格子歪み緩衝層と
、該格子歪み緩衝層表面に形成されたＧａＡｓ漏れ電流
抑制層と、前記能動層に導電接続されたソース電極及び
ドレイン電極と、前記漏れ電流抑制層上に形成されたゲ
ート電極とを備えてなるよう構成する。
の改良に関し、 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系へテロ接合構造をもつ電
界効果半導体装置に漏れ電流抑制効果が大きいＧａＡｓ
を用いても格子不整合に依る問題が起こらないようにす
ることを目的とし、 半絶縁性ＩｎＰ基板上に形成されてチャネルが生成され
るべき能動層を含む複数のＩ ｎＡｊ２Ａｓ／ Ｉ ｎ
Ｇ ａ Ａ ｓ系エピタキシャル成長化合物半導体層
と、前記１ｎＡｆ！Ａｓ／ＩｎＧａＡｓ系エピタキシャ
ル成長化合物半導体層表面に形成されたＩｎＡｌＡｓ／
ＧａＡｓからなる多層薄膜積層構造の格子歪み緩衝層と
、該格子歪み緩衝層表面に形成されたＧａＡｓ漏れ電流
抑制層と、前記能動層に導電接続されたソース電極及び
ドレイン電極と、前記漏れ電流抑制層上に形成されたゲ
ート電極とを備えてなるよう構成する。
本発明は、■−■属化金化合物半導体料とする電界効果
半導体装置の改良に関する。
半導体装置の改良に関する。
現在、また、将来に亙って、コンピュータ・システムの
高速化を図ることは電子技術分野に於ける至上の命題で
あり、その達成には、電界効果半導体装置の高速化が不
可欠である。
高速化を図ることは電子技術分野に於ける至上の命題で
あり、その達成には、電界効果半導体装置の高速化が不
可欠である。
高速の電界効果半導体装置としては、高電子移動度トラ
ンジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎｍｏｂｉｌｉ
ｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）をはじめ多
くの種類が開発され、それぞれ実績を上げつつあるが、
未だ改良すべき多くの余地を残している。
ンジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎｍｏｂｉｌｉ
ｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）をはじめ多
くの種類が開発され、それぞれ実績を上げつつあるが、
未だ改良すべき多くの余地を残している。
（従来の技術〕
一般に、ＨＥＭＴは、電子供給層から高純度にすること
で電子移動度を高めた能動層にキャリヤを供給して二次
元キャリヤ・ガス層を生成させ、それをチャネルとして
高速でキャリヤを移動できるようにしてあり、開発当初
は、ＡｌＧａＡｓ／ＧａＡｓ系へテロ構造を利用して実
現された。
で電子移動度を高めた能動層にキャリヤを供給して二次
元キャリヤ・ガス層を生成させ、それをチャネルとして
高速でキャリヤを移動できるようにしてあり、開発当初
は、ＡｌＧａＡｓ／ＧａＡｓ系へテロ構造を利用して実
現された。
このようなＨＥＭＴに於いては、電子供給層にシリコン
（Ｓｉ）をドーピングしたＡβＧａＡｓを用いるのであ
るが、通常、そこにはＤＸセンタが含まれ、特に、低温
動作時に問題となることが多い。即ち、ＤＸセンタは、
ＨＥＭＴの動作時にドレイン電流が減少するコラップス
（経時的変動）と呼ばれる現象を引き起こすなど、安定
な動作に支障を来している。
（Ｓｉ）をドーピングしたＡβＧａＡｓを用いるのであ
るが、通常、そこにはＤＸセンタが含まれ、特に、低温
動作時に問題となることが多い。即ち、ＤＸセンタは、
ＨＥＭＴの動作時にドレイン電流が減少するコラップス
（経時的変動）と呼ばれる現象を引き起こすなど、安定
な動作に支障を来している。
前記したＡ ＲＧ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ系
ＨＥＭＴに於ける問題を解消する為、半絶縁性ＩｎＰ基
板上にＩ ｎｏ、ｓｚＡ ｌｏ、ａｓＡ Ｓ ／ Ｉ
ｎｏ、ｓｚＧ ａ ０．４７Ａ Ｓ系へテロ構造を形成
したＨＥＭＴの場合には、ＤＸセンタは含まれず、低温
動作に好適であり、そして、能動層となるＩ ｎ ｏ、
ｓ３Ｇ ａ ｏ、 ４７Ａ ＳはＧａＡｓに比較して
高速性に優れている。従って、現在に於いては、Ｔ ｎ
ｏ、ｓｚＡ Ａｏ、ａｓＡ Ｓ ／ Ｉ ｎａ、５ｚＧ
ａ、、、７Ａｓ系ＨＥＭＴが超高速半導体素子として注
目を集めている。尚、本明細書に於いて、単に、Ｉ ｎ
ＡＩ！、Ａｓ、或いは、ＩｎＧａＡｓ、と記載した場合
、ＩｎＰ基板に格子整合するＩｎｏ、５ｚＡｆｆｉ、１
．ａＡｓ、或いは、Ｉ ｎ Ｏ，Ｓ：ＩＧ ａ ｏ、
ａ７Ａ Ｓを指すものとする。
ＨＥＭＴに於ける問題を解消する為、半絶縁性ＩｎＰ基
板上にＩ ｎｏ、ｓｚＡ ｌｏ、ａｓＡ Ｓ ／ Ｉ
ｎｏ、ｓｚＧ ａ ０．４７Ａ Ｓ系へテロ構造を形成
したＨＥＭＴの場合には、ＤＸセンタは含まれず、低温
動作に好適であり、そして、能動層となるＩ ｎ ｏ、
ｓ３Ｇ ａ ｏ、 ４７Ａ ＳはＧａＡｓに比較して
高速性に優れている。従って、現在に於いては、Ｔ ｎ
ｏ、ｓｚＡ Ａｏ、ａｓＡ Ｓ ／ Ｉ ｎａ、５ｚＧ
ａ、、、７Ａｓ系ＨＥＭＴが超高速半導体素子として注
目を集めている。尚、本明細書に於いて、単に、Ｉ ｎ
ＡＩ！、Ａｓ、或いは、ＩｎＧａＡｓ、と記載した場合
、ＩｎＰ基板に格子整合するＩｎｏ、５ｚＡｆｆｉ、１
．ａＡｓ、或いは、Ｉ ｎ Ｏ，Ｓ：ＩＧ ａ ｏ、
ａ７Ａ Ｓを指すものとする。
第３図はＩｎＡｊ！Ａｓ／１ｎＧａＡｓ系ＨＥＭＴの従
来例を説明する為の要部切断側面図を表している。
来例を説明する為の要部切断側面図を表している。
図に於いて、１は半絶縁性１ｎＰ基板、２はノン・ドー
プＩｎＧａＡｓ能動層、３はノン・ドープＩ ｎＡｊｌ
！Ａｓスペーサ層、４はＳｉをドーピングしたｎ型１ｎ
ＡρＡｓ電子供給層１，５はノン・ドープＴ ｎＡｌＡ
ｓ漏れ電流抑制層、６はＩ ｎＧａＡｓオーミック電極
コンタクト層、７はソース電極、８はドレイン電極、９
はショットキ・ゲート電極をそれぞれ示している。
プＩｎＧａＡｓ能動層、３はノン・ドープＩ ｎＡｊｌ
！Ａｓスペーサ層、４はＳｉをドーピングしたｎ型１ｎ
ＡρＡｓ電子供給層１，５はノン・ドープＴ ｎＡｌＡ
ｓ漏れ電流抑制層、６はＩ ｎＧａＡｓオーミック電極
コンタクト層、７はソース電極、８はドレイン電極、９
はショットキ・ゲート電極をそれぞれ示している。
図示された従来例に於いて、ノン・ドープＩｎＡｆＡｓ
漏れ電流抑制層５を介挿した理由は、ｎ型Ｉｎ、Ａｊ！
Ａｓ電子供給層４に直にショットキ・ゲート電極９を形
成すると漏れ電流が大きくなるので、それを低減させる
為である。
漏れ電流抑制層５を介挿した理由は、ｎ型Ｉｎ、Ａｊ！
Ａｓ電子供給層４に直にショットキ・ゲート電極９を形
成すると漏れ電流が大きくなるので、それを低減させる
為である。
ところが、前記のようなノン・ドープＩｎＡρＡｓ漏れ
電流抑制層５を設けても、猶、漏れ電流を生ずる。そこ
で、この漏れ電流抑制層にＳｉをドーピングしたＣ；ａ
Ａｓを用いることが検討されている（要すれば、Ｗ、Ｐ
、Ｈｏｎｇ、Ｐ、ＢｈａｔｔａｃｈａｒｙａｌＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ ９ （１９８８）ｐｐ３５２−３５４、を参照
）。尚、このＨＥＭＴの構造は、第３図について説明し
たＨＥＭＴに於ける漏れ電流抑制層５の材料をＳｉをド
ーピングしたＧａＡｓに代えただけであり、その他は殆
ど変わりない。
電流抑制層５を設けても、猶、漏れ電流を生ずる。そこ
で、この漏れ電流抑制層にＳｉをドーピングしたＣ；ａ
Ａｓを用いることが検討されている（要すれば、Ｗ、Ｐ
、Ｈｏｎｇ、Ｐ、ＢｈａｔｔａｃｈａｒｙａｌＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ ９ （１９８８）ｐｐ３５２−３５４、を参照
）。尚、このＨＥＭＴの構造は、第３図について説明し
たＨＥＭＴに於ける漏れ電流抑制層５の材料をＳｉをド
ーピングしたＧａＡｓに代えただけであり、その他は殆
ど変わりない。
〔発明が解決しようとする課題］
第３図を参照して説明したＩｎＡｌＡｓ／ＩｎＧａＡｓ
系ＨＥＭＴでは、ノン・ドープ１ｎｌｊ！Ａｓ漏れ電流
抑制層５を設けであるにも拘わらず、Ａ Ｉ Ｇ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓ系ＨＥＭＴに比較して漏れ
電流が大きく、従って、印加電圧を制限しなければなら
ず、論理回路を構成した場合には、論理振幅を大きく採
れないなどの問題が起こる。
系ＨＥＭＴでは、ノン・ドープ１ｎｌｊ！Ａｓ漏れ電流
抑制層５を設けであるにも拘わらず、Ａ Ｉ Ｇ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓ系ＨＥＭＴに比較して漏れ
電流が大きく、従って、印加電圧を制限しなければなら
ず、論理回路を構成した場合には、論理振幅を大きく採
れないなどの問題が起こる。
また、漏れ電流抑制層としてＧａＡｓを用いた場合、下
地のＩｎＡｆＡｓ電子供給層との格子不整合が約３．７
（％）と非常に大きい。その為、Ｉ ｎＡｆＡｓ電子供
給層上にＧａＡｓ漏れ電流抑制層を形成する際、漏れ電
流の抑制に充分な効果を奏する厚さに成長する前に格子
不整合歪みに依って層中並びに界面に多数の転位が発生
してしまう。そのように転位が発生した層上にゲート電
極を形成するなどしてＨＥＭＴを完成させても、格子不
整合に起因する結晶の破壊が起こるなど、その安定性や
信軌性は著しく損なわれる。
地のＩｎＡｆＡｓ電子供給層との格子不整合が約３．７
（％）と非常に大きい。その為、Ｉ ｎＡｆＡｓ電子供
給層上にＧａＡｓ漏れ電流抑制層を形成する際、漏れ電
流の抑制に充分な効果を奏する厚さに成長する前に格子
不整合歪みに依って層中並びに界面に多数の転位が発生
してしまう。そのように転位が発生した層上にゲート電
極を形成するなどしてＨＥＭＴを完成させても、格子不
整合に起因する結晶の破壊が起こるなど、その安定性や
信軌性は著しく損なわれる。
このように、Ｉ ｎＡｊ２Ａｓ或いはＧａＡｓからなる
漏れ電流抑制層を設けたＨＥＭＴは、種々な欠点が現れ
る。
漏れ電流抑制層を設けたＨＥＭＴは、種々な欠点が現れ
る。
本発明は、Ｉ ｎＡｊ２Ａｓ／Ｉ ｎＧａＡｓ系ヘテロ
接合構造をもつ電界効果半導体装置に漏れ電流抑制効果
が大きいＧａＡｓを用いても格子不整合に依る問題が起
こらないようにする。
接合構造をもつ電界効果半導体装置に漏れ電流抑制効果
が大きいＧａＡｓを用いても格子不整合に依る問題が起
こらないようにする。
本発明者が行ったショットキ・ゲート電極に関する実験
について説明する。
について説明する。
即ち、半絶縁性ＴｎＰ基板上に分子線エピタキシャル成
長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘ
Ｆ：ＭＢＥ）法を適用することに依って、ドーパントの
Ｓｉを約Ｉ Ｘ １０１８（ｃｍ−’：ｌ程度含有した
Ｉ ｎＡｆ！Ａｓ層を成長させ、次いで、その上にノン
・ドープＩｎＡｆＡｓ層を約１５０〔入〕程度成長させ
、次いで、その上にＡｎからなるショットキ電極を形成
したところ、そのショットキ障壁高さは約０．６ （ｅ
Ｖ）であった。また、半絶縁性ＧａＡｓ基板上に同じ＜
ＭＢＥ法を適用することに依って、ドーパントのＳｉを
１×１０ ” （ｃ「”３程度含有したＧａＡｓ１ｉを
成長させ、その上にＡｎからなるショットキ電極を形成
したところ、そのショットキ障壁高さは約０． ８〔ｅ
■〕であった。
長（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘ
Ｆ：ＭＢＥ）法を適用することに依って、ドーパントの
Ｓｉを約Ｉ Ｘ １０１８（ｃｍ−’：ｌ程度含有した
Ｉ ｎＡｆ！Ａｓ層を成長させ、次いで、その上にノン
・ドープＩｎＡｆＡｓ層を約１５０〔入〕程度成長させ
、次いで、その上にＡｎからなるショットキ電極を形成
したところ、そのショットキ障壁高さは約０．６ （ｅ
Ｖ）であった。また、半絶縁性ＧａＡｓ基板上に同じ＜
ＭＢＥ法を適用することに依って、ドーパントのＳｉを
１×１０ ” （ｃ「”３程度含有したＧａＡｓ１ｉを
成長させ、その上にＡｎからなるショットキ電極を形成
したところ、そのショットキ障壁高さは約０． ８〔ｅ
■〕であった。
ここで、ショットキ障壁高さの測定は、室温にて微分容
量−電圧法で行った。即ち、前記したようにＭＢＥ法で
所要の層を成長させた約５〔１〕（２〔吋〕）ウェハ上
に対し、２００（μｍ〕φの電極パターンを形成してか
らＡｎ２の真空蒸着を行ない、それをリフト・オフする
ことでショットキ電極を形成し、その２００〔μｍ〕φ
のショットキ電極には逆バイアス電圧を、また、その他
の部分には順バイアス電圧をそれぞれ印加し、印加電圧
■を変化させた場合のキャパシタンスＣを測定した。そ
の後、１／Ｃ２対■曲線が電圧軸を切る電圧値からショ
ットキ障壁高さを得た。
量−電圧法で行った。即ち、前記したようにＭＢＥ法で
所要の層を成長させた約５〔１〕（２〔吋〕）ウェハ上
に対し、２００（μｍ〕φの電極パターンを形成してか
らＡｎ２の真空蒸着を行ない、それをリフト・オフする
ことでショットキ電極を形成し、その２００〔μｍ〕φ
のショットキ電極には逆バイアス電圧を、また、その他
の部分には順バイアス電圧をそれぞれ印加し、印加電圧
■を変化させた場合のキャパシタンスＣを測定した。そ
の後、１／Ｃ２対■曲線が電圧軸を切る電圧値からショ
ットキ障壁高さを得た。
前記したように、ＧａＡｓ層に形成されたショットキ電
極は、Ｉ ｎＡｆＡｓ層に形成した場合に比較し、ショ
ットキ障壁高さが約０．２ （ｅＶ）程度も高い。ショ
ットキ接合に於けるショットキ順方向電流は、ショット
キ障壁高さに従って指数関数的に減少するから、前記０
．２ （ｅＶ）のショットキ障壁高さの差は大きい。従
って、漏れ電流抑制層としては、やはり、ＧａＡｓを用
いた方が好ましいことが判るが、それには、格子不整合
の問題を解消しなければならない。
極は、Ｉ ｎＡｆＡｓ層に形成した場合に比較し、ショ
ットキ障壁高さが約０．２ （ｅＶ）程度も高い。ショ
ットキ接合に於けるショットキ順方向電流は、ショット
キ障壁高さに従って指数関数的に減少するから、前記０
．２ （ｅＶ）のショットキ障壁高さの差は大きい。従
って、漏れ電流抑制層としては、やはり、ＧａＡｓを用
いた方が好ましいことが判るが、それには、格子不整合
の問題を解消しなければならない。
第１図は本発明の詳細な説明する為の電界効果半導体装
置の要部切断側面図を表している。
置の要部切断側面図を表している。
図に於いて、１１は半絶縁性Ｉ ｎ、 Ｐ基板、１２は
ノン・ドープＩ ｎＡｊ２Ａｓバッファ層、１３はノン
・ドープＩｎＧａＡｓ能動層、１４はノン・ドープＩ
ｎＡｆＡｓスペーサ層、１５はＳｉなどの不純物をドー
ピングしたｎ型１ ｎＡｆＡｓ電子供給層、１６は格子
歪み緩衝層、１７はＧａＡｓ漏れ電流抑制層、１８はソ
ース電極、１９はドレイン電極、２０はショットキ・ゲ
ート電極をそれぞれ示している。
ノン・ドープＩ ｎＡｊ２Ａｓバッファ層、１３はノン
・ドープＩｎＧａＡｓ能動層、１４はノン・ドープＩ
ｎＡｆＡｓスペーサ層、１５はＳｉなどの不純物をドー
ピングしたｎ型１ ｎＡｆＡｓ電子供給層、１６は格子
歪み緩衝層、１７はＧａＡｓ漏れ電流抑制層、１８はソ
ース電極、１９はドレイン電極、２０はショットキ・ゲ
ート電極をそれぞれ示している。
図示した電界効果半導体装置から理解できるように、本
発明では、ｎ型１ｎＡｆＡｓ電子供給層１５とＧａＡｓ
漏れ電流抑制層１７との間に格子歪み緩衝層１６を介挿
した点が大きな特徴になっていて、この格子歪み緩衝層
１６は薄膜のノン・ドープＩ ｎ、６１ＡＳ層及びノン
・ドープＧａＡｓ層の多数を交互に積層した超格子構造
を成している。
発明では、ｎ型１ｎＡｆＡｓ電子供給層１５とＧａＡｓ
漏れ電流抑制層１７との間に格子歪み緩衝層１６を介挿
した点が大きな特徴になっていて、この格子歪み緩衝層
１６は薄膜のノン・ドープＩ ｎ、６１ＡＳ層及びノン
・ドープＧａＡｓ層の多数を交互に積層した超格子構造
を成している。
前記したところから、本発明に依る電界効果半導体装置
に於いては、 （１）半絶縁性１ｎＰ基板（例えば半絶縁性１ｎＰ基板
１１）上に形成されてチャネルが生成されるべき能動Ｎ
（例えばノン・ドープＩ ｎＧａＡｓ能動層１３）を含
む複数のＩ ｎ Ａ Ｉ Ａ ｓ ／ Ｉ ｎＧａＡｓ
系エピタキシャル成長化合物半導体層と、該１ ｎＡｌ
Ａｓ／Ｉ ｎＧａＡｓ系エピタキシャル成長化合物半導
体層の表面に形成されたＩｎＡ１Ａｓ／ＧａＡｓからな
る多Ｎ薄膜積層構造の格子歪み緩衝層（例えば超格子構
造からなる格子歪み緩衝Ｎ１６）と、前記格子歪み緩衝
層表面に形成されたＧａＡｓ漏れ電流抑制層（例えばＧ
ａＡｓ漏れ電流抑制層１７）と、前記能動層に導電接続
されたソース電極及びドレイン電極（例えばソース電極
１８及びドレイン電極１９）と、前記漏れ電流抑制層上
に形成されたゲート電極（例えばゲート電極２０）とを
備えてなるか、或いは、 （２）前記（１）に於いて、複数のｒｎＡ／！Ａｓ／Ｉ
ｎＧａＡｓ系エピタキシャル成長化合物半導体層にはＩ
ｎＧａＡｓからなり且つ表面近傍に二次元キャリヤ・
ガス層が生成される能動層（例えばノン・ドープＩ ｎ
ＧａＡｓ能動層１３）並びにＩｎＡｆＡｓからなり且つ
該能動層にキャリヤを供給するキャリヤ供給層（例えば
ｎ型ＩｎＡｆＡｓ電子供給層１５）が含まれてなること
を特徴とする。
に於いては、 （１）半絶縁性１ｎＰ基板（例えば半絶縁性１ｎＰ基板
１１）上に形成されてチャネルが生成されるべき能動Ｎ
（例えばノン・ドープＩ ｎＧａＡｓ能動層１３）を含
む複数のＩ ｎ Ａ Ｉ Ａ ｓ ／ Ｉ ｎＧａＡｓ
系エピタキシャル成長化合物半導体層と、該１ ｎＡｌ
Ａｓ／Ｉ ｎＧａＡｓ系エピタキシャル成長化合物半導
体層の表面に形成されたＩｎＡ１Ａｓ／ＧａＡｓからな
る多Ｎ薄膜積層構造の格子歪み緩衝層（例えば超格子構
造からなる格子歪み緩衝Ｎ１６）と、前記格子歪み緩衝
層表面に形成されたＧａＡｓ漏れ電流抑制層（例えばＧ
ａＡｓ漏れ電流抑制層１７）と、前記能動層に導電接続
されたソース電極及びドレイン電極（例えばソース電極
１８及びドレイン電極１９）と、前記漏れ電流抑制層上
に形成されたゲート電極（例えばゲート電極２０）とを
備えてなるか、或いは、 （２）前記（１）に於いて、複数のｒｎＡ／！Ａｓ／Ｉ
ｎＧａＡｓ系エピタキシャル成長化合物半導体層にはＩ
ｎＧａＡｓからなり且つ表面近傍に二次元キャリヤ・
ガス層が生成される能動層（例えばノン・ドープＩ ｎ
ＧａＡｓ能動層１３）並びにＩｎＡｆＡｓからなり且つ
該能動層にキャリヤを供給するキャリヤ供給層（例えば
ｎ型ＩｎＡｆＡｓ電子供給層１５）が含まれてなること
を特徴とする。
［作用］
前記手段を採ることに依り、ショットキ・ゲート電極は
ＧａＡｓ漏れ電流抑制層に形成されるから、そのショッ
トキ障壁高さはＩ ｎＡｆｆｉＡｓ漏れ電流抑制層に形
成した場合と比較して高く、従って、ゲートからの漏れ
電流は少なく、従って、半導体装置に印加する電圧を充
分に高くして、例えば、論理回路に於ける論理振幅を大
きく採ることができ、回路設計の自由度は拡大される。
ＧａＡｓ漏れ電流抑制層に形成されるから、そのショッ
トキ障壁高さはＩ ｎＡｆｆｉＡｓ漏れ電流抑制層に形
成した場合と比較して高く、従って、ゲートからの漏れ
電流は少なく、従って、半導体装置に印加する電圧を充
分に高くして、例えば、論理回路に於ける論理振幅を大
きく採ることができ、回路設計の自由度は拡大される。
また、そのようなＧａＡｓからなる漏れ電流抑制層を設
けても、ＩｎＡｆＡｓとの間には多層薄膜周期構造の格
子歪み緩衝層が介挿されているので格子不整合に起因す
る結晶の破壊などは発生せず、半導体装置の安定性、信
較性は向上する。更にまた、Ｉ ｎＡｆｆｉＡｓからな
る漏れ電流抑制層に比較してＧａＡｓからなる漏れ電流
抑制層は材料の活性度が低いので製造プロセスの困難性
が低減される。
けても、ＩｎＡｆＡｓとの間には多層薄膜周期構造の格
子歪み緩衝層が介挿されているので格子不整合に起因す
る結晶の破壊などは発生せず、半導体装置の安定性、信
較性は向上する。更にまた、Ｉ ｎＡｆｆｉＡｓからな
る漏れ電流抑制層に比較してＧａＡｓからなる漏れ電流
抑制層は材料の活性度が低いので製造プロセスの困難性
が低減される。
第２図は本発明一実施例を説明するためのＩｎＡｊ！Ａ
ｓ／ＩｎＧａＡｓ系ＨＥＭＴの要部切断側面図を表して
いる。
ｓ／ＩｎＧａＡｓ系ＨＥＭＴの要部切断側面図を表して
いる。
図に於いて、２１は半絶縁性１ｎＰ基板、２２はノン・
ドープＩｎＡｌＡｓバッファ層、２３はノン・ドープＩ
ｎＣｙａＡｓ能動層、２４はノン・ドープＩｎＡｌＡｓ
スペーサ層、２５はＳｉなどの不純物をドーピングした
ｎ型ＴｎＡｊ２Ａｓ電子供給層、２６は格子歪み緩衝層
、２７はｎ型ＧａＡｓ漏れ電流抑制層、２８はソース電
極、２９はドレイン電極、３０はショットキ・ゲート電
極をそれぞれ示している。
ドープＩｎＡｌＡｓバッファ層、２３はノン・ドープＩ
ｎＣｙａＡｓ能動層、２４はノン・ドープＩｎＡｌＡｓ
スペーサ層、２５はＳｉなどの不純物をドーピングした
ｎ型ＴｎＡｊ２Ａｓ電子供給層、２６は格子歪み緩衝層
、２７はｎ型ＧａＡｓ漏れ電流抑制層、２８はソース電
極、２９はドレイン電極、３０はショットキ・ゲート電
極をそれぞれ示している。
第２図に見られる実施例を製造する場合について説明す
る。
る。
（１）ＭＢＥ法を通用することに依って、基板２１上に
厚さを例えば０．５〔μｍ〕としたバッファｌ１ｉ２２
を成長させる。このバッファ［２２は基板２１と能動層
２３とを電気的に分離する為に介挿されるものである。
厚さを例えば０．５〔μｍ〕としたバッファｌ１ｉ２２
を成長させる。このバッファ［２２は基板２１と能動層
２３とを電気的に分離する為に介挿されるものである。
（２）引き続き、厚さ例えば０．１〔μｍ〕の能動層２
３を成長させる。
３を成長させる。
（３）引き続き、厚さ例えば５０〔入〕のスペーサＪｉ
！２４を成長させる。
！２４を成長させる。
（４）引き続き、濃度を例えば２ Ｘ １０ ′″（Ｃ
ｍ−”）としてＳｉをドーピングした厚さ例えば４００
〔入〕の電子供給層２５を成長させる。
ｍ−”）としてＳｉをドーピングした厚さ例えば４００
〔入〕の電子供給層２５を成長させる。
（５）引き続き、厚さ例えば１２（入）のＩｎＡｌＡｓ
層と厚さ例えば１２〔入〕のＧａＡｓ層とを単位とし、
それを例えば１０周期積層して多層薄膜周期構造、即ち
、超格子構造を形成して格子歪み緩衝層２６とする。
層と厚さ例えば１２〔入〕のＧａＡｓ層とを単位とし、
それを例えば１０周期積層して多層薄膜周期構造、即ち
、超格子構造を形成して格子歪み緩衝層２６とする。
（６）引き続き、濃度を例えば５ Ｘ １０ ” （Ｃ
１１１−’）としてＳｉをドーピングした厚さ例えば３
００［入］の漏れ電流抑制層２７を成長させる。
１１１−’）としてＳｉをドーピングした厚さ例えば３
００［入］の漏れ電流抑制層２７を成長させる。
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス、真空蒸着法、リフト・オフ法等を適用す
ることに依って、例えばＡｕＧｅ／ Ａ ｕからなるソ
ース電極２８及び２９、Ａ１からなるゲート電極３０を
形成する。
ト・プロセス、真空蒸着法、リフト・オフ法等を適用す
ることに依って、例えばＡｕＧｅ／ Ａ ｕからなるソ
ース電極２８及び２９、Ａ１からなるゲート電極３０を
形成する。
本実施例に於いては、半絶縁性ＩｎＰ基板２１からｎ型
Ｉ ｎＡｊ２Ａｓ電子供給層２５まではＩｎＰに格子整
合している。然しなから、表面のｎ型ＧａＡｓ漏れ電流
抑制層２７はＩｎＰに対して格子定数が大きく相違して
いる。そこで、歪みを緩和する為、臨界膜厚より充分に
薄い薄膜からなるＩｎＡｌＡｓ／ＧａＡｓの超格子で構
成された格子歪み緩衝層２６をｎ型ＴｎＡｊ！Ａｓ電子
供給層２５とｎ型ＧａＡｓ漏れ電流抑制Ｊｉ！２７との
間に介挿しである。この格子歪み緩衝１ｉ２６がない場
合、漏れ電流抑制層２７を臨界膜厚より厚く形成すると
格子歪みに依る転位が発生し、転位は表面まで貫通して
クロス・ハツチ・パターンとなり、均質なエピタキシャ
ル成長層にはならず、また、漏れ電流抑制層２７の厚さ
を臨界膜厚以内、例えば３０〔入〕程度に抑えた場合に
は、転位の発生は抑制することができるものの、トンネ
ル電流が流れ得る厚さであることから、そのような薄膜
にショットキ接合を形成しても漏れ電流の抑制に充分な
効果を得ることはできない。
Ｉ ｎＡｊ２Ａｓ電子供給層２５まではＩｎＰに格子整
合している。然しなから、表面のｎ型ＧａＡｓ漏れ電流
抑制層２７はＩｎＰに対して格子定数が大きく相違して
いる。そこで、歪みを緩和する為、臨界膜厚より充分に
薄い薄膜からなるＩｎＡｌＡｓ／ＧａＡｓの超格子で構
成された格子歪み緩衝層２６をｎ型ＴｎＡｊ！Ａｓ電子
供給層２５とｎ型ＧａＡｓ漏れ電流抑制Ｊｉ！２７との
間に介挿しである。この格子歪み緩衝１ｉ２６がない場
合、漏れ電流抑制層２７を臨界膜厚より厚く形成すると
格子歪みに依る転位が発生し、転位は表面まで貫通して
クロス・ハツチ・パターンとなり、均質なエピタキシャ
ル成長層にはならず、また、漏れ電流抑制層２７の厚さ
を臨界膜厚以内、例えば３０〔入〕程度に抑えた場合に
は、転位の発生は抑制することができるものの、トンネ
ル電流が流れ得る厚さであることから、そのような薄膜
にショットキ接合を形成しても漏れ電流の抑制に充分な
効果を得ることはできない。
前記説明したＨＥＭＴに於いては、二次元電子ガス特性
を支配している構成部分、即ち、半絶縁性１ｎＰ基板２
１からｎ型ＴｎＡｆｆｉＡｓ電子供給層２５まではＩｎ
Ｐに格子整合している為、従来のＴｎＡｆＡｓ／ＩｎＧ
ａＡｓ系ＨＥＭＴに於ける超高速性は全く損なわれるこ
とはない。また、下地であるｎ型ＩｎＡｌＡｓ電子供給
層２５との格子不整合は、格子歪み緩衝層２６に依って
充分に緩和されるので、転位のない均質性が優れたｎ型
ＧａＡｓ漏れ電流抑制層２７を形成することができる。
を支配している構成部分、即ち、半絶縁性１ｎＰ基板２
１からｎ型ＴｎＡｆｆｉＡｓ電子供給層２５まではＩｎ
Ｐに格子整合している為、従来のＴｎＡｆＡｓ／ＩｎＧ
ａＡｓ系ＨＥＭＴに於ける超高速性は全く損なわれるこ
とはない。また、下地であるｎ型ＩｎＡｌＡｓ電子供給
層２５との格子不整合は、格子歪み緩衝層２６に依って
充分に緩和されるので、転位のない均質性が優れたｎ型
ＧａＡｓ漏れ電流抑制層２７を形成することができる。
更にまた、ｎ型ＧａＡｓ漏れ電流抑制層２７のゲート電
極３０に対するショットキ障壁高さは、当然のことなが
ら、従来のＩｎＡｌＡｓの金属ゲート電極に対するショ
ットキ障壁高さに比較して高いから、ゲートからの漏れ
電流は著しく低減することができる。
極３０に対するショットキ障壁高さは、当然のことなが
ら、従来のＩｎＡｌＡｓの金属ゲート電極に対するショ
ットキ障壁高さに比較して高いから、ゲートからの漏れ
電流は著しく低減することができる。
（発明の効果〕
本発明に依る電界効果半導体装置に於いては、半絶縁性
ＩｎＰｉ板上に形成されてチャネルが生成されるべき能
動層を含む複数のＩｎＡｆＡｓ／Ｉ ｎ、 Ｇ ａ Ａ
ｓ系エピタキシャル成長化合物半導体層と、該１ ｎ
Ａ／！Ａｓ／Ｉ ｎＧａＡｓ系エピタキシャル成長化合
物半導体層表面に形成されたＩｎＡ Ｉ Ａ ｓ ／
Ｇ ａ Ａ ｓからなる多層薄膜積層構造の格子歪み緩
衝層と、該格子歪み緩衝層表面に形成されたＣａＡｓ漏
れ電流抑制層と、前記能動層に導電接続されたソース電
極及びドレイン電極と、前記漏れ電流抑制層上に形成さ
れたゲート電極とを備える。
ＩｎＰｉ板上に形成されてチャネルが生成されるべき能
動層を含む複数のＩｎＡｆＡｓ／Ｉ ｎ、 Ｇ ａ Ａ
ｓ系エピタキシャル成長化合物半導体層と、該１ ｎ
Ａ／！Ａｓ／Ｉ ｎＧａＡｓ系エピタキシャル成長化合
物半導体層表面に形成されたＩｎＡ Ｉ Ａ ｓ ／
Ｇ ａ Ａ ｓからなる多層薄膜積層構造の格子歪み緩
衝層と、該格子歪み緩衝層表面に形成されたＣａＡｓ漏
れ電流抑制層と、前記能動層に導電接続されたソース電
極及びドレイン電極と、前記漏れ電流抑制層上に形成さ
れたゲート電極とを備える。
前記構成を採ることに依り、ショットキ・ゲート電極は
ＧａＡｓ漏れ電流抑制層に形成されるから、そのショッ
トキ障壁高さはＩｎＡｌＡｓ漏れ電流抑制層に形成した
場合と比較して高く、従って、ゲートからの漏れ電流は
少なく、従って、半導体装置に印加する電圧を充分に高
くして、例えば、論理回路に於ける論理振幅を大きく採
ることができ、回路設計の自由度は拡大される。また、
そのようなＧａＡｓからなる漏れ電流抑制層を設けても
、Ｉ ｎＡｆＡｓとの間には多層薄膜積層構造の格子歪
み緩衝層が介挿されているので格子不整合に起因する結
晶の破壊などは発生せず、半導体装置の安定性、信輔性
は向上する。更にまた、ＩｎＡｌＡｓからなる漏れ電流
抑制層に比較してＧａＡｓからなる漏れ電流抑制層は材
料の活性度が低いので製造プロセスの困難性が低減され
る。
ＧａＡｓ漏れ電流抑制層に形成されるから、そのショッ
トキ障壁高さはＩｎＡｌＡｓ漏れ電流抑制層に形成した
場合と比較して高く、従って、ゲートからの漏れ電流は
少なく、従って、半導体装置に印加する電圧を充分に高
くして、例えば、論理回路に於ける論理振幅を大きく採
ることができ、回路設計の自由度は拡大される。また、
そのようなＧａＡｓからなる漏れ電流抑制層を設けても
、Ｉ ｎＡｆＡｓとの間には多層薄膜積層構造の格子歪
み緩衝層が介挿されているので格子不整合に起因する結
晶の破壊などは発生せず、半導体装置の安定性、信輔性
は向上する。更にまた、ＩｎＡｌＡｓからなる漏れ電流
抑制層に比較してＧａＡｓからなる漏れ電流抑制層は材
料の活性度が低いので製造プロセスの困難性が低減され
る。
第１図は本発明の詳細な説明する為の電界効果半導体装
置の要部切断側面図、第２図は本発明一実施例を説明す
る為の電界効果半導体装置の要部切断側面図、第３図は
従来例を説明する為の電界効果半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、１１は半絶縁性１ｎＰ基板、１２はノン・
ドープ１ｎＡｊ２Ａｓバツフア層、１３はノン・ドープ
ＩｎＧａＡｓ能動層、１４はノン・ドープＩｎＡｆＡｓ
スペーサ層、１５はＳｉなどの不純物をドーピングした
ｎ型１ｎＡＩＡｓ電子供給層、１６は格子歪み緩衝層、
１７はＧａＡｓ漏れ電流抑制層、１８はソース電極、１
９はドレイン電極、２０はショットキ・ゲート電極をそ
れぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
置の要部切断側面図、第２図は本発明一実施例を説明す
る為の電界効果半導体装置の要部切断側面図、第３図は
従来例を説明する為の電界効果半導体装置の要部切断側
面図をそれぞれ表している。 図に於いて、１１は半絶縁性１ｎＰ基板、１２はノン・
ドープ１ｎＡｊ２Ａｓバツフア層、１３はノン・ドープ
ＩｎＧａＡｓ能動層、１４はノン・ドープＩｎＡｆＡｓ
スペーサ層、１５はＳｉなどの不純物をドーピングした
ｎ型１ｎＡＩＡｓ電子供給層、１６は格子歪み緩衝層、
１７はＧａＡｓ漏れ電流抑制層、１８はソース電極、１
９はドレイン電極、２０はショットキ・ゲート電極をそ
れぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (2)
- （１）半絶縁性ＩｎＰ基板上に形成されてチャネルが生
成されるべき能動層を含む複数のＩｎＡｌＡｓ／ＩｎＧ
ａＡｓ系エピタキシャル成長化合物半導体層と、 該ＩｎＡｌＡｓ／ＩｎＧａＡｓ系エピタキシャル成長化
合物半導体層表面に形成されたＩｎＡｌＡｓ／ＧａＡｓ
からなる多層薄膜積層構造の格子歪み緩衝層と、 該格子歪み緩衝層表面に形成されたＧａＡｓ漏れ電流抑
制層と、 前記能動層に導電接続されたソース電極及びドレイン電
極と、 前記漏れ電流抑制層上に形成されたゲート電極と を備えてなることを特徴とする電界効果半導体装置。 - （２）複数のＩｎＡｌＡｓ／ＩｎＧａＡｓ系エピタキシ
ャル成長化合物半導体層にはＩｎＧａＡｓからなり且つ
表面近傍に二次元キャリヤ・ガス層が生成される能動層
及びＩｎＡｌＡｓからなり且つ該能動層にキャリヤを供
給するキャリヤ供給層が含まれてなること を特徴とする請求項１記載の電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199094A JP2879250B2 (ja) | 1990-07-30 | 1990-07-30 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199094A JP2879250B2 (ja) | 1990-07-30 | 1990-07-30 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485939A true JPH0485939A (ja) | 1992-03-18 |
| JP2879250B2 JP2879250B2 (ja) | 1999-04-05 |
Family
ID=16402020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199094A Expired - Fee Related JP2879250B2 (ja) | 1990-07-30 | 1990-07-30 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879250B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111522A (ja) * | 1994-10-07 | 1996-04-30 | Nec Corp | 半導体基板およびリセスゲート構造半導体装置 |
| EP0780906A3 (en) * | 1995-12-19 | 1997-10-01 | Nec Corp | High electron mobility transistor comprising an InAs/InGaAs superlattice |
-
1990
- 1990-07-30 JP JP2199094A patent/JP2879250B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111522A (ja) * | 1994-10-07 | 1996-04-30 | Nec Corp | 半導体基板およびリセスゲート構造半導体装置 |
| EP0780906A3 (en) * | 1995-12-19 | 1997-10-01 | Nec Corp | High electron mobility transistor comprising an InAs/InGaAs superlattice |
| US5907164A (en) * | 1995-12-19 | 1999-05-25 | Nec Corporation | InAlAs/InGaAs heterojunction field effect type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2879250B2 (ja) | 1999-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |