JPH0486082A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH0486082A JPH0486082A JP2199879A JP19987990A JPH0486082A JP H0486082 A JPH0486082 A JP H0486082A JP 2199879 A JP2199879 A JP 2199879A JP 19987990 A JP19987990 A JP 19987990A JP H0486082 A JPH0486082 A JP H0486082A
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- phase
- input
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、複合映像信号の時間軸補正装置に関する。
背景技術
ディジタルメモリを用いた時間軸補正装置の基本形を第
９図に示す。同図において、ビデオディスク等の記録媒
体から読み取られかつ復調して得られる時間軸変動（ジ
ッタ）を含む再生複合映像信号が本装置の入力となり、
この入力複合映像信号は書込みクロック生成回路ＩＣに
おいて当該映像信号に位相同期して生成される書込みク
ロ・ツクをサンプリングクロックとしてＡ／Ｄコンノく
一夕２で量子化されかつ書込みクロックに同期してディ
ジタルメモリ３に書き込まれる。メモリ３に書き込まれ
た時点でメモリ３の番地とそこに書き込まれたデータと
は対応がとれていて時間軸変動の影響が除かれている。
９図に示す。同図において、ビデオディスク等の記録媒
体から読み取られかつ復調して得られる時間軸変動（ジ
ッタ）を含む再生複合映像信号が本装置の入力となり、
この入力複合映像信号は書込みクロック生成回路ＩＣに
おいて当該映像信号に位相同期して生成される書込みク
ロ・ツクをサンプリングクロックとしてＡ／Ｄコンノく
一夕２で量子化されかつ書込みクロックに同期してディ
ジタルメモリ３に書き込まれる。メモリ３に書き込まれ
た時点でメモリ３の番地とそこに書き込まれたデータと
は対応がとれていて時間軸変動の影響が除かれている。
メモリ３に書き込まれたデータは、読出しクロック生成
回路４において固定基準クロックに基づいて生成される
読出しタロツクに同期して読み出され、Ｄ／Ａコンバー
タ５でアナログ化される。
回路４において固定基準クロックに基づいて生成される
読出しタロツクに同期して読み出され、Ｄ／Ａコンバー
タ５でアナログ化される。
このように、ディジタルメモリ３への書込みを入力複合
映像信号に位相同期した書込みクロ・ツクを用いて行な
い、当該メモリ３からの記憶データの読出しを固定の読
出しクロックを用いて行なうことにより、入力複合映像
信号に含まれる時間軸変動成分を除去できるのである。
映像信号に位相同期した書込みクロ・ツクを用いて行な
い、当該メモリ３からの記憶データの読出しを固定の読
出しクロックを用いて行なうことにより、入力複合映像
信号に含まれる時間軸変動成分を除去できるのである。
次に、書込みクロック生成回路ＩＣの構成及び作用につ
いて説明する。
いて説明する。
書込みクロック生成回路ＩＣにおいて、書込みクロック
となるＶＣＯ（電圧制御発振器）１１の出力は分周器１
２て１／Ｎ分周されて位相比較器１３に供給される。位
相比較器１３は、水平同期分離回路６において入力複合
映像信号から分離・抽出された水平同期信号と分周器１
２の出力信号との位相差をサンプリングし、そのサンプ
ル値を次のサンプリング時点までホールドして位相エラ
信号として出力する。この位相エラー信号はＬＰＦ（ロ
ーパスフィルタ）１４を介してＶＣＯｌｌの制御入力と
なる。
となるＶＣＯ（電圧制御発振器）１１の出力は分周器１
２て１／Ｎ分周されて位相比較器１３に供給される。位
相比較器１３は、水平同期分離回路６において入力複合
映像信号から分離・抽出された水平同期信号と分周器１
２の出力信号との位相差をサンプリングし、そのサンプ
ル値を次のサンプリング時点までホールドして位相エラ
信号として出力する。この位相エラー信号はＬＰＦ（ロ
ーパスフィルタ）１４を介してＶＣＯｌｌの制御入力と
なる。
かかるＰＬＬ （位相同期ループ）構成の書込みクロッ
ク生成回路を用いることにより、ＶＣＯ１１の出力であ
る書込みクロックが入力複合映像信号の水平同期信号に
位相同期し、入力複合映像信号の時間軸変動に追従した
クロックとして生成されるので、時間軸変動の除去され
た複合映像信号を得ることができるのである。
ク生成回路を用いることにより、ＶＣＯ１１の出力であ
る書込みクロックが入力複合映像信号の水平同期信号に
位相同期し、入力複合映像信号の時間軸変動に追従した
クロックとして生成されるので、時間軸変動の除去され
た複合映像信号を得ることができるのである。
ところが、かかる従来の書込みクロック生成回路では、
第１０図に示すように、位相比較器１３が水平同期信号
の１周期ＴＨに１回だけ位相エラーを検出し、そのエラ
ー値を次の検出時点までホールドするため、ＴＨのホー
ルド時間を有する構成となっている。したがって、次の
検出時点の直前では時間ＴＨだけ遅れたエラー値を出力
していることになり、又全体を平均するとＴｌ−１／２
の遅れを生じていると考えることができる。
第１０図に示すように、位相比較器１３が水平同期信号
の１周期ＴＨに１回だけ位相エラーを検出し、そのエラ
ー値を次の検出時点までホールドするため、ＴＨのホー
ルド時間を有する構成となっている。したがって、次の
検出時点の直前では時間ＴＨだけ遅れたエラー値を出力
していることになり、又全体を平均するとＴｌ−１／２
の遅れを生じていると考えることができる。
一方、ＰＬＬの応答帯域は、ＰＬＬ系に有するＬＰＦ１
４の帯域と系全体のループゲインで決定されるが、応答
性を良くするためにＬＰＦ１４の帯域を広げようとする
と、位相比較器１３の有する先の遅れ（Ｔ）−１／２）
によって系の安定性が損われるため、むやみに帯域を広
げることはできず、概ね水平同期周波数ｆＨよりも］桁
以上低くする必要がある。したがって、位相同期ループ
だけでは入力複合映像信号の時間軸変動への追従性に限
界があり、時間軸補正の性能も制限されることになる。
４の帯域と系全体のループゲインで決定されるが、応答
性を良くするためにＬＰＦ１４の帯域を広げようとする
と、位相比較器１３の有する先の遅れ（Ｔ）−１／２）
によって系の安定性が損われるため、むやみに帯域を広
げることはできず、概ね水平同期周波数ｆＨよりも］桁
以上低くする必要がある。したがって、位相同期ループ
だけでは入力複合映像信号の時間軸変動への追従性に限
界があり、時間軸補正の性能も制限されることになる。
発明の概要
［発明の目的］
そこで、本発明は、位相同期ループのみでは除去できな
い時間軸変動をも除去可能として時間軸補正の性能向上
を図った時間軸補正装置を提供することを目的とする。
い時間軸変動をも除去可能として時間軸補正の性能向上
を図った時間軸補正装置を提供することを目的とする。
［発明の構成］
本発明による時間軸補正装置は、入力複合映像信号の時
間軸変動に追従した書込みクロックを生成する書込みク
ロック生成手段と、基準信号に基づいて読出しクロック
を生成する読出しクロック生成手段とを含み、前記入力
複合映像信号を前記書込みクロックに同期してメモリに
書き込みかつ前記読出しクロックに同期して前記メモリ
から記憶データを読み出すようになされた時間軸補正装
置であって、前記書込みクロック生成手段が、電圧制御
発振器と、前記入力複合映像信号の前記電圧制御発振器
の出力信号に対する位相差を検出する位相差検出手段と
、前記位相差検出手段の出力信号を制御入力とし前記入
力複合映像信号のバックポーチ及びフロントポーチの各
々における所定のタイミングで前記制御入力の信号レベ
ルに応じたレベルでかつ互いに逆極性のオフセット電圧
を発生する手段と、前記位相差検出手段の出力信号を被
加算入力としこの被加算入力に前記オフセット電圧を加
算して前記電圧′Ｍ８発振器の制御信号とする加算器と
を備えた構成となっている。
間軸変動に追従した書込みクロックを生成する書込みク
ロック生成手段と、基準信号に基づいて読出しクロック
を生成する読出しクロック生成手段とを含み、前記入力
複合映像信号を前記書込みクロックに同期してメモリに
書き込みかつ前記読出しクロックに同期して前記メモリ
から記憶データを読み出すようになされた時間軸補正装
置であって、前記書込みクロック生成手段が、電圧制御
発振器と、前記入力複合映像信号の前記電圧制御発振器
の出力信号に対する位相差を検出する位相差検出手段と
、前記位相差検出手段の出力信号を制御入力とし前記入
力複合映像信号のバックポーチ及びフロントポーチの各
々における所定のタイミングで前記制御入力の信号レベ
ルに応じたレベルでかつ互いに逆極性のオフセット電圧
を発生する手段と、前記位相差検出手段の出力信号を被
加算入力としこの被加算入力に前記オフセット電圧を加
算して前記電圧′Ｍ８発振器の制御信号とする加算器と
を備えた構成となっている。
［発明の作用］
本発明による時間軸補正装置においては、入力複合映像
信号のバックポーチ及びフロントポーチの各々における
所定のタイミングで、入力複合映像信号の電圧制御発振
器の出力信号に対する位相差信号の信号レベルに応じた
レベルでかつ互いに逆極性のオフセット電圧を発生し、
これらオフセット電圧を該位相差信号に加算して電圧制
御発振器の制御入力とする。
信号のバックポーチ及びフロントポーチの各々における
所定のタイミングで、入力複合映像信号の電圧制御発振
器の出力信号に対する位相差信号の信号レベルに応じた
レベルでかつ互いに逆極性のオフセット電圧を発生し、
これらオフセット電圧を該位相差信号に加算して電圧制
御発振器の制御入力とする。
実施例
以下、本発明の実施例を図に基づいて説明する。
第１図は、本発明による時間軸補正装置における書込み
クロック生成回路Ｉへの一実施例を示すブロック図であ
る。本実施例においては、ＶＣＯｌｌ、分周器１２、位
相比較器１３及びＬＰＦＩ４からなる位相同期ループ（
ＰＬＬ）に加え、分周器１２における分周データに基づ
いて入力複合映像信号のバックポーチ及びフロントポー
チの各々における所定のタイミングでパルス設定信号を
発するタイミング設定回路１５と、このタイミング設定
回路１５からのパルス設定信号に応答して位相比較器１
３の比較出力である位相エラーレベルに応じたレベルで
かつバックポーチとフロントポーチとで互いに逆極性と
なるオフセット電圧をそれぞれ発生するオフセット電圧
発生回路１６と、これらオフセット電圧をＬＰＦ１４を
経た位相エラー信号に加算してＶＣＯＩＩの制御入力と
する加算器１７とが新たに設けられた構成となっている
。
クロック生成回路Ｉへの一実施例を示すブロック図であ
る。本実施例においては、ＶＣＯｌｌ、分周器１２、位
相比較器１３及びＬＰＦＩ４からなる位相同期ループ（
ＰＬＬ）に加え、分周器１２における分周データに基づ
いて入力複合映像信号のバックポーチ及びフロントポー
チの各々における所定のタイミングでパルス設定信号を
発するタイミング設定回路１５と、このタイミング設定
回路１５からのパルス設定信号に応答して位相比較器１
３の比較出力である位相エラーレベルに応じたレベルで
かつバックポーチとフロントポーチとで互いに逆極性と
なるオフセット電圧をそれぞれ発生するオフセット電圧
発生回路１６と、これらオフセット電圧をＬＰＦ１４を
経た位相エラー信号に加算してＶＣＯＩＩの制御入力と
する加算器１７とが新たに設けられた構成となっている
。
ここで、位相同期ループの位相比較器１３としては、入
力水平同期信号のエツジとｖｃｏｌｌの出力クロックを
分周器１２で１／Ｎ分周して得られる内部水平同期信号
との位相差を電圧としてサンプリングし、次の水平同期
信号までの間０次ホルトできる構成のものが望ましい。
力水平同期信号のエツジとｖｃｏｌｌの出力クロックを
分周器１２で１／Ｎ分周して得られる内部水平同期信号
との位相差を電圧としてサンプリングし、次の水平同期
信号までの間０次ホルトできる構成のものが望ましい。
例えば、第２図の波形図において、分周器１２の分周出
力である内部水平同期信号（ｃ）の少し手前でスタート
パルス（ｂ）に応答して−２［Ｖ］位の電位から立ち上
がるランプ関数電圧（ｅ）を生成し、このランプ関数電
圧（ｅ）を入力水平同期信号（ｄ）の立上がりエツジで
サンプリングし、これを０次ホールドする構成のものが
適当である。この場合、入力水平同期信号（ｄ）と内部
水平同期信号（ｃ）との位相が一致したとき、サンプリ
ングされた電圧が０ ［Ｖ］になるようにランプ関数の
スタート電位と傾きが設定されていると好都合である。
力である内部水平同期信号（ｃ）の少し手前でスタート
パルス（ｂ）に応答して−２［Ｖ］位の電位から立ち上
がるランプ関数電圧（ｅ）を生成し、このランプ関数電
圧（ｅ）を入力水平同期信号（ｄ）の立上がりエツジで
サンプリングし、これを０次ホールドする構成のものが
適当である。この場合、入力水平同期信号（ｄ）と内部
水平同期信号（ｃ）との位相が一致したとき、サンプリ
ングされた電圧が０ ［Ｖ］になるようにランプ関数の
スタート電位と傾きが設定されていると好都合である。
また、加算器１７としては、Ｏ［Ｖ］を基準にして２つ
の入力電圧を加算するアナログ加算器が用いられる。さ
らに、ｖＣＯｌｌとしては、０［Ｖ］を基準にして±２
〜４［Ｖ］の制御電圧で±２〜４［％］の周波数変動と
なるような周波数リニアな構成のものが用いられる。な
お、タイミング設定回路１５の具体的な構成については
後述する。
の入力電圧を加算するアナログ加算器が用いられる。さ
らに、ｖＣＯｌｌとしては、０［Ｖ］を基準にして±２
〜４［Ｖ］の制御電圧で±２〜４［％］の周波数変動と
なるような周波数リニアな構成のものが用いられる。な
お、タイミング設定回路１５の具体的な構成については
後述する。
次に、かかる構成の書込みクロック生成回路ＩＡの作用
について説明する。
について説明する。
ＮＴＳＣ，ＰＡＬ、ＳＥＣＡＭ等の現行フォーマットに
せよ、ハイビジョンフォーマットにせよ、複合映像信号
においては必ず水平同期信号区間と実質映像信号区間と
が時間的に分れており、１の水平同期信号と次の水平同
期信号とに挟まれる形で映像信号区間が存在し、その境
界にはバックボ〜チ及びフロントポーチとして余裕区間
が設けられている。本発明は、この余裕区間に着目し、
この区間を利用して位相同期ループだけでは除去し切れ
なかった残留ジッタを位相同期ループの動作に影響を与
えないようにしつつ除去しようとするものである。
せよ、ハイビジョンフォーマットにせよ、複合映像信号
においては必ず水平同期信号区間と実質映像信号区間と
が時間的に分れており、１の水平同期信号と次の水平同
期信号とに挟まれる形で映像信号区間が存在し、その境
界にはバックボ〜チ及びフロントポーチとして余裕区間
が設けられている。本発明は、この余裕区間に着目し、
この区間を利用して位相同期ループだけでは除去し切れ
なかった残留ジッタを位相同期ループの動作に影響を与
えないようにしつつ除去しようとするものである。
続いて、ハイビジョンフォーマットの複合映像信号に適
用した場合の各部の波形を示す第２図を参照しつつ回路
動作を説明する。
用した場合の各部の波形を示す第２図を参照しつつ回路
動作を説明する。
先ず、入力複合映像信号（ａ）中のバックポーチ期間に
おいてタイミング設定回路１５からパルス幅ｔ、の正極
性のパルス設定信号α（ｇ）が出力され、オフセット電
圧発生回路１６からはこのパルス設定信号α（ｇ）に応
答してその極性及び位相比較器１３による０次ホールド
電圧（ｆ）のレベルに応じた極性及びレベル（波高値）
のパルス状のオフセット電圧（ｈ）が出力される。この
オフセット電圧（ｈ）は加算器１７においてＬＰＦ１４
の出力に加算されてＶＣＯｌｌの制御入力となる。これ
により、ＶＣＯｌｌの出力タロツクに０次ホールド電圧
（ｆ）に比例した位相シフトが与えられることになる。
おいてタイミング設定回路１５からパルス幅ｔ、の正極
性のパルス設定信号α（ｇ）が出力され、オフセット電
圧発生回路１６からはこのパルス設定信号α（ｇ）に応
答してその極性及び位相比較器１３による０次ホールド
電圧（ｆ）のレベルに応じた極性及びレベル（波高値）
のパルス状のオフセット電圧（ｈ）が出力される。この
オフセット電圧（ｈ）は加算器１７においてＬＰＦ１４
の出力に加算されてＶＣＯｌｌの制御入力となる。これ
により、ＶＣＯｌｌの出力タロツクに０次ホールド電圧
（ｆ）に比例した位相シフトが与えられることになる。
これだけでは、位相同期ループ自体に単なる外乱を与え
ることになるので、入力複合映像信号（ａ） 中のフロ
ントポーチ期間においてパルス幅ｔＪ （−ｔ＃）の
負極性のパルス設定信号β（ｇ）を発生し、このパルス
設定信号β（ｇ）によって先のオフセット電圧と逆極性
で絶対値の等しいオフセット電圧（ｈ）を出力しかつＬ
ＰＦ１４の出力に加算してＶＣＯＩＩの制御入力とし、
逆方向の位相シフトをＶＣＯｌｌの出力クロックに与え
ることにより、ｖＣＯｌｌの出力クロックの位相を元に
戻すようにする。
ることになるので、入力複合映像信号（ａ） 中のフロ
ントポーチ期間においてパルス幅ｔＪ （−ｔ＃）の
負極性のパルス設定信号β（ｇ）を発生し、このパルス
設定信号β（ｇ）によって先のオフセット電圧と逆極性
で絶対値の等しいオフセット電圧（ｈ）を出力しかつＬ
ＰＦ１４の出力に加算してＶＣＯＩＩの制御入力とし、
逆方向の位相シフトをＶＣＯｌｌの出力クロックに与え
ることにより、ｖＣＯｌｌの出力クロックの位相を元に
戻すようにする。
ここで、第３図の波形図において、図（ｂ）に示すよう
なパルス幅τ、波高値υ、のパルス状のオフセット電圧
をＶＣＯｌｌの制御入力に加えたとき、ＶＣｏｌｌの出
力パルスの位相がどれだけ進み、結果としてどの程度の
時間軸上のシフトが生じるかを考えてみる。
なパルス幅τ、波高値υ、のパルス状のオフセット電圧
をＶＣＯｌｌの制御入力に加えたとき、ＶＣｏｌｌの出
力パルスの位相がどれだけ進み、結果としてどの程度の
時間軸上のシフトが生じるかを考えてみる。
先ず、ＶＣＯｌｌの入力電圧が巨視的にみて図（ａ）に
示すようになっていたとする。ここで、υ０は系に時間
軸変動がなかったときのＶＣＯｌｌの出力周波数ｆ、に
対応するＶＣＯＩＩの入力電圧であり、当該入力電圧は
υ０を中心として時間軸変動に応じて振れることになる
。その波形の一部Ｐを拡大したのが図（ｂ）であり、こ
こでパルス幅τ、波高値υ、のパルスが加わっている。
示すようになっていたとする。ここで、υ０は系に時間
軸変動がなかったときのＶＣＯｌｌの出力周波数ｆ、に
対応するＶＣＯＩＩの入力電圧であり、当該入力電圧は
υ０を中心として時間軸変動に応じて振れることになる
。その波形の一部Ｐを拡大したのが図（ｂ）であり、こ
こでパルス幅τ、波高値υ、のパルスが加わっている。
また、パルス以外の部分の入力電位をυ１、パルス部の
電位をυ２とすると、υ２−υ１＋υ６となる。一方、
ＶＣＯＩＩの出力周波数は、制御入力がυ１のときｆｌ
、υ２のときｆｌで、ｆ２ｆ１−ｆａとする。ｖＣＯｌ
ｌは入力電圧と出力周波数との関係がリニアなものとす
る。
電位をυ２とすると、υ２−υ１＋υ６となる。一方、
ＶＣＯＩＩの出力周波数は、制御入力がυ１のときｆｌ
、υ２のときｆｌで、ｆ２ｆ１−ｆａとする。ｖＣＯｌ
ｌは入力電圧と出力周波数との関係がリニアなものとす
る。
ここで、パルス（オフセット電圧）が加わらなかったと
きのＶＣＯＩＩの出力波形を υ（ｔ） ＝ ５ｉｎ２πｆ １ｔ とし、このときの位相変化を ψ（ｔ）−２πｆ、 ｔ とする。一方、パルスが加わっているときのＶＣｏｌｌ
の出力波形を υ’ （ｔ） ＝ ５ｉｎ２ｙｒ ｆｌ １’＝ ５
ｉｎ２ｆｆ （ｆｌ ＋ｆａ ）ｔとし、このときの
位相変化を ψ’（ｔ）−２πｆ２ ｔ＝２π（ｆ＋＋ｆ６）ｔとす
る。
きのＶＣＯＩＩの出力波形を υ（ｔ） ＝ ５ｉｎ２πｆ １ｔ とし、このときの位相変化を ψ（ｔ）−２πｆ、 ｔ とする。一方、パルスが加わっているときのＶＣｏｌｌ
の出力波形を υ’ （ｔ） ＝ ５ｉｎ２ｙｒ ｆｌ １’＝ ５
ｉｎ２ｆｆ （ｆｌ ＋ｆａ ）ｔとし、このときの
位相変化を ψ’（ｔ）−２πｆ２ ｔ＝２π（ｆ＋＋ｆ６）ｔとす
る。
したがって、パルスが加わったことによるパルス終了端
での位相シフト量Δψは Δψ−ψ′ （τ）−ψ（τ） 一２ｙｒ （ｆ１＋ｆａ ）ｒ−２πｆｌ τ−２πｆ
ｄτ となる。すなわち、第３図（Ｃ）に示すように、パルス
が加わっていないときの波形（実線）に対してパルスが
加わったときの波形（点線）は、２πｆ６τだけ位相が
進むことになる。また、Ａ／Ｄコンバータ２（第９図参
照）側換算の時間軸シフト量Δｔは、中心クロックｆｏ
でサンプリングし続けたとしたとき、位相シフト量Δψ
が時間デイメンジョンでどうなるかに相当するからΔｔ
−Δψ／２ｙｒ ｆｏ −（ｆａ ／ ｆｏ ） ・τ
となる。
での位相シフト量Δψは Δψ−ψ′ （τ）−ψ（τ） 一２ｙｒ （ｆ１＋ｆａ ）ｒ−２πｆｌ τ−２πｆ
ｄτ となる。すなわち、第３図（Ｃ）に示すように、パルス
が加わっていないときの波形（実線）に対してパルスが
加わったときの波形（点線）は、２πｆ６τだけ位相が
進むことになる。また、Ａ／Ｄコンバータ２（第９図参
照）側換算の時間軸シフト量Δｔは、中心クロックｆｏ
でサンプリングし続けたとしたとき、位相シフト量Δψ
が時間デイメンジョンでどうなるかに相当するからΔｔ
−Δψ／２ｙｒ ｆｏ −（ｆａ ／ ｆｏ ） ・τ
となる。
このように、入力複合映像信号のバックポーチ及びフロ
ントポーチの各々における所定のタイミングで、入力水
平同期信号（ｄ）と内部水平同期信号（Ｃ）との位相差
に応じたサンプルホールド信号（ｆ）のレベルに応じた
波高値でかつ互いに逆極性のオフセット電圧（ｈ）を発
生し、これらオフセット電圧（ｈ）をサンプルホールド
信号（ｆ）に加算してｖＣＯｌｌの制御入力とすること
により、位相比較器１３が前置ホールドになっている時
間内に残留ジッタでフィードフォワード的に位相シフト
し、前置ホールド終了の手前で位相を元に戻すことがで
きるため、実質的にジッタ補正帯域が広がり、位相同期
ループのみでは除去できないジッタをも除去できること
となって、時間軸補正の性能向上を図れることになる。
ントポーチの各々における所定のタイミングで、入力水
平同期信号（ｄ）と内部水平同期信号（Ｃ）との位相差
に応じたサンプルホールド信号（ｆ）のレベルに応じた
波高値でかつ互いに逆極性のオフセット電圧（ｈ）を発
生し、これらオフセット電圧（ｈ）をサンプルホールド
信号（ｆ）に加算してｖＣＯｌｌの制御入力とすること
により、位相比較器１３が前置ホールドになっている時
間内に残留ジッタでフィードフォワード的に位相シフト
し、前置ホールド終了の手前で位相を元に戻すことがで
きるため、実質的にジッタ補正帯域が広がり、位相同期
ループのみでは除去できないジッタをも除去できること
となって、時間軸補正の性能向上を図れることになる。
なお、位相同期ループだけでは取り切れないジッタを除
去するために、ｖＣＯｌｌの外にＶＣＯｌｌの出力クロ
ックを位相シフトする位相シフターを付加したり、ディ
ジタルメモリ３からの読出しクロックの位相を制御する
方法等を採用することも考えられるが、システム全体が
複雑になったり、また位相シフターの場合にはクロック
の３６００以上の位相シフトは難しいなどの問題がある
。
去するために、ｖＣＯｌｌの外にＶＣＯｌｌの出力クロ
ックを位相シフトする位相シフターを付加したり、ディ
ジタルメモリ３からの読出しクロックの位相を制御する
方法等を採用することも考えられるが、システム全体が
複雑になったり、また位相シフターの場合にはクロック
の３６００以上の位相シフトは難しいなどの問題がある
。
ところが、本発明によれば、回路構成も非常に簡単であ
り、ｖＣ０１１自体の周波数を制御する方法であるため
、３６０’以上の位相シフトも可能である。
り、ｖＣ０１１自体の周波数を制御する方法であるため
、３６０’以上の位相シフトも可能である。
次に、先述したタイミング設定回路１５につき、例えば
分周器１２と一体的に構成された一具体例を示す第４図
及びその各部の波形を示す第５図を参照しつつ説明する
。なお、本例では、ハイビジョンフォーマットの複合映
像信号において、基準水平同期信号（ａ）の１周期が３
０００ ｃｌｏｃｋ、デユーティ比が５０％で、基準水
平同期信号（ａ）の立上がりの前後２５ｃｌｏｃｋの点
にパルス設定信号β（ｆ）及びパルス設定信号α（ｇ）
の各前縁を設定した場合を示している。
分周器１２と一体的に構成された一具体例を示す第４図
及びその各部の波形を示す第５図を参照しつつ説明する
。なお、本例では、ハイビジョンフォーマットの複合映
像信号において、基準水平同期信号（ａ）の１周期が３
０００ ｃｌｏｃｋ、デユーティ比が５０％で、基準水
平同期信号（ａ）の立上がりの前後２５ｃｌｏｃｋの点
にパルス設定信号β（ｆ）及びパルス設定信号α（ｇ）
の各前縁を設定した場合を示している。
第４図において、分周器１２は、３個の４ ｂｉｔカウ
ンタによる１２ｂｉｔ分周を１５００分周に設定したカ
ウンタ１２１と、このカウンタ出力を１７２分周するＴ
−ＦＦ （フリップフロップ）１２２とからなり、Ｔ−
ＦＦ１２２のＱ出力を内部水平同期信号（ａ）としてい
る。一方、タイミング設定回路１５は、各々３個の５
ｂｉｔコンパレータによって構成された１２ｂｉｔコン
パレータ１５１゜１５２と、コンパレータ１５１の出力
（ｂ）とＴ−ＦＦ１２２の○出力とを２人力とするＡＮ
Ｄゲート１５３と、コンパレータ１５２の出力（ｃ）と
Ｔ−ＦＦ１２２のＱ出力とを２人力とするＡＮＤゲート
１５４と、これらＡＮＤゲート１５３゜１５４の各出力
（ｄ）、 （ｅ）をそれぞれトリが入力するＭＭＶ
（モノステーブルマルチバイブレタ）１５５，１５６と
からなり、ＭＭＶ１５５゜１５６の各出力（ｆ）、
（ｇ）をそれぞれパルス設定信号β、αとしている。
ンタによる１２ｂｉｔ分周を１５００分周に設定したカ
ウンタ１２１と、このカウンタ出力を１７２分周するＴ
−ＦＦ （フリップフロップ）１２２とからなり、Ｔ−
ＦＦ１２２のＱ出力を内部水平同期信号（ａ）としてい
る。一方、タイミング設定回路１５は、各々３個の５
ｂｉｔコンパレータによって構成された１２ｂｉｔコン
パレータ１５１゜１５２と、コンパレータ１５１の出力
（ｂ）とＴ−ＦＦ１２２の○出力とを２人力とするＡＮ
Ｄゲート１５３と、コンパレータ１５２の出力（ｃ）と
Ｔ−ＦＦ１２２のＱ出力とを２人力とするＡＮＤゲート
１５４と、これらＡＮＤゲート１５３゜１５４の各出力
（ｄ）、 （ｅ）をそれぞれトリが入力するＭＭＶ
（モノステーブルマルチバイブレタ）１５５，１５６と
からなり、ＭＭＶ１５５゜１５６の各出力（ｆ）、
（ｇ）をそれぞれパルス設定信号β、αとしている。
第６図は、本発明の他の実施例を示すブロック図であり
、図中第１図と同等部分には同一符号を付して示しであ
る。本実施例は、ＮＴＳＣやＰＡＬ等の現行フォーマッ
トの複合映像信号のように、水平帰線消去期間内に水平
同期信号とカラーバスト信号の２種の時間軸エラー検出
用信号が存在している複合映像信号に適用すべくなされ
たちのであり、先の実施例と異なる点は、位相同期ルー
プ用の位相比較器と位相シフト量を決める位相比較器と
を別系統のものにしたことである。すなわち、位相同期
ループ用位相比較器１３は水平同期信号で働き、位相シ
フト用位相比較器１８はカラーバースト信号で働くよう
になっている。
、図中第１図と同等部分には同一符号を付して示しであ
る。本実施例は、ＮＴＳＣやＰＡＬ等の現行フォーマッ
トの複合映像信号のように、水平帰線消去期間内に水平
同期信号とカラーバスト信号の２種の時間軸エラー検出
用信号が存在している複合映像信号に適用すべくなされ
たちのであり、先の実施例と異なる点は、位相同期ルー
プ用の位相比較器と位相シフト量を決める位相比較器と
を別系統のものにしたことである。すなわち、位相同期
ループ用位相比較器１３は水平同期信号で働き、位相シ
フト用位相比較器１８はカラーバースト信号で働くよう
になっている。
かかる構成の書込みクロック生成回路ＩＢにおいて、位
相同期ループの動作は先の実施例のものと同じであり、
異なる部分のみの回路動作につき、その各部の波形を示
す第７図を参照して説明する。
相同期ループの動作は先の実施例のものと同じであり、
異なる部分のみの回路動作につき、その各部の波形を示
す第７図を参照して説明する。
位相シフト用位相比較器１８は、入力複合映像信号（ａ
）から分離・抽出して得られる入力カラーバースト信号
（ｂ）とＶＣＯｌの出力パルスを分周器１２で分周して
得られる内部カラーバースト信号（ｃ）との位相差を電
圧としてサンプリングし、このサンプルホールド信号（
ｄ）を位相差信号として出力する。すなわち、第８図の
拡大波形図から特に明らかなように、入力カラーバース
ト信号（ｂ）及び内部カラーバースト信号（Ｃ）の各立
上がりエツジの位相差を電位差変換しこれを次のサンプ
リング時までホールドしサンプルホールド信号（ｄ）と
して出力するのである。このサンプルホールド信号（ｄ
）はオフセット電圧発生回路１６に供給される。オフセ
ット電圧発生回路１６はタイミング設定回路１５で発生
されるパルス設定信号（ｅ）に応答してその極性及び位
相比較器１８によるサンプルホールド信号（ｄ）のレベ
ルに応じた極性及びレベル（波高値）のパルス状のオフ
セット電圧（ｆ）を出力する。
）から分離・抽出して得られる入力カラーバースト信号
（ｂ）とＶＣＯｌの出力パルスを分周器１２で分周して
得られる内部カラーバースト信号（ｃ）との位相差を電
圧としてサンプリングし、このサンプルホールド信号（
ｄ）を位相差信号として出力する。すなわち、第８図の
拡大波形図から特に明らかなように、入力カラーバース
ト信号（ｂ）及び内部カラーバースト信号（Ｃ）の各立
上がりエツジの位相差を電位差変換しこれを次のサンプ
リング時までホールドしサンプルホールド信号（ｄ）と
して出力するのである。このサンプルホールド信号（ｄ
）はオフセット電圧発生回路１６に供給される。オフセ
ット電圧発生回路１６はタイミング設定回路１５で発生
されるパルス設定信号（ｅ）に応答してその極性及び位
相比較器１８によるサンプルホールド信号（ｄ）のレベ
ルに応じた極性及びレベル（波高値）のパルス状のオフ
セット電圧（ｆ）を出力する。
このように、位相シフト量を決めるのにカラバースト信
号を用いたことにより、カラーバースト信号は１０波以
上の波数からなり、入力カラーバースト信号（ｂ）と内
部カラーバースト信号（Ｃ）との位相誤差検出において
複数波のそれぞれの位相誤差を平均することで誤差検出
精度も高くなるので、位相同期ループで除去し切れなか
った残留時間軸誤差をより良好に除去できることになる
。
号を用いたことにより、カラーバースト信号は１０波以
上の波数からなり、入力カラーバースト信号（ｂ）と内
部カラーバースト信号（Ｃ）との位相誤差検出において
複数波のそれぞれの位相誤差を平均することで誤差検出
精度も高くなるので、位相同期ループで除去し切れなか
った残留時間軸誤差をより良好に除去できることになる
。
なお、上記各実施例においては、ディジタルメモリを用
いた時間軸補正装置に適用した場合にっいて説明したが
、例えばスイッチドキャパシタを用いたアナログメモリ
であっても同様の効果が得られ、書込みクロック生成回
路としては全く同じ構成のものを用い得る。
いた時間軸補正装置に適用した場合にっいて説明したが
、例えばスイッチドキャパシタを用いたアナログメモリ
であっても同様の効果が得られ、書込みクロック生成回
路としては全く同じ構成のものを用い得る。
また、上記各実施例では、バックポーチ部でのＶＣＯＩ
Ｉの出力クロックの位相シフト及びフロントポーチ部で
の位相の戻しのためにＶＣＯｌｌの制御入力にパルス波
（矩形波）のオフセット電圧を印加するとしたが、この
オフセット電圧はパルス波に限定されるものではなく、
例えば三角波やサイン波等であっても良い。
Ｉの出力クロックの位相シフト及びフロントポーチ部で
の位相の戻しのためにＶＣＯｌｌの制御入力にパルス波
（矩形波）のオフセット電圧を印加するとしたが、この
オフセット電圧はパルス波に限定されるものではなく、
例えば三角波やサイン波等であっても良い。
発明の詳細
な説明１−たように、本発明による時間軸補正装置にお
いては、入力複合映像信号のバックポーチ及びフロント
ポーチの各々における所定のタイミングで、入力複合映
像信号のＶＣＯの出力信号に対する位相差信号の信号レ
ベルに応じたレベルでかつ互いに逆極性のオフセット電
圧を発生し、これらオフセット電圧を該位相差信号に加
算してＶＣＯの制御入力とする構成となっているので、
位相同期ループのみでは除去できない時間軸変動をも除
去できることから、時間軸補正の性能を向上できること
になる。
いては、入力複合映像信号のバックポーチ及びフロント
ポーチの各々における所定のタイミングで、入力複合映
像信号のＶＣＯの出力信号に対する位相差信号の信号レ
ベルに応じたレベルでかつ互いに逆極性のオフセット電
圧を発生し、これらオフセット電圧を該位相差信号に加
算してＶＣＯの制御入力とする構成となっているので、
位相同期ループのみでは除去できない時間軸変動をも除
去できることから、時間軸補正の性能を向上できること
になる。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作を説明するための各部の波形図、第３図はｖＣ
Ｏの制御入力にパルスを加えたときの位相シフト量及び
時間軸シフト量について説明するための波形図、第４図
は分周器及びタイミング設定回路の具体的な構成の一例
を示すブロック図、第５図はその動作を説明するための
各部の波形図、第６図は本発明の他の実施例を示すブロ
ック図、第７図はその動作を説明するための各部の波形
図、第８図は第７図の要部波形の拡大図、第９図は従来
例を示すブロック図、第１０図は第９図における位相比
較器の動作を説明するための波形図である。 主要部分の符号の説明 ＩＡ、ＩＢ、ＩＣ・・・・・・書込みクロック生成回路
３・・・・・・ディジタルメモリ ４・・・・・・読出しクロック生成回路１１・・・・・
・ＶＣＯ（電圧制御発振器）１２・・・・・・分周器
１３・・・・・・位相比較器１５・・・・・・
タイミング設定回路 １６・・・・・・オフセット電圧発生回路１７・・・・
・・加算器
その動作を説明するための各部の波形図、第３図はｖＣ
Ｏの制御入力にパルスを加えたときの位相シフト量及び
時間軸シフト量について説明するための波形図、第４図
は分周器及びタイミング設定回路の具体的な構成の一例
を示すブロック図、第５図はその動作を説明するための
各部の波形図、第６図は本発明の他の実施例を示すブロ
ック図、第７図はその動作を説明するための各部の波形
図、第８図は第７図の要部波形の拡大図、第９図は従来
例を示すブロック図、第１０図は第９図における位相比
較器の動作を説明するための波形図である。 主要部分の符号の説明 ＩＡ、ＩＢ、ＩＣ・・・・・・書込みクロック生成回路
３・・・・・・ディジタルメモリ ４・・・・・・読出しクロック生成回路１１・・・・・
・ＶＣＯ（電圧制御発振器）１２・・・・・・分周器
１３・・・・・・位相比較器１５・・・・・・
タイミング設定回路 １６・・・・・・オフセット電圧発生回路１７・・・・
・・加算器
Claims (3)
- （１）入力複合映像信号の時間軸変動に追従した書込み
クロックを生成する書込みクロック生成手段と、基準信
号に基づいて読出しクロックを生成する読出しクロック
生成手段とを含み、前記入力複合映像信号を前記書込み
クロックに同期してメモリに書き込みかつ前記読出しク
ロックに同期して前記メモリから記憶データを読み出す
ようになされた時間軸補正装置であって、 前記書込みクロック生成手段は、電圧制御発振器と、前
記入力複合映像信号の前記電圧制御発振器の出力信号に
対する位相差を検出する位相差検出手段と、前記位相差
検出手段の出力信号を制御入力とし前記入力複合映像信
号のバックポーチ及びフロントポーチの各々における所
定のタイミングで前記制御入力の信号レベルに応じたレ
ベルでかつ互いに逆極性のオフセット電圧を発生する手
段と、前記位相差検出手段の出力信号を被加算入力とし
この被加算入力に前記オフセット電圧を加算して前記電
圧制御発振器の制御信号とする加算器とを備えたことを
特徴とする時間軸補正装置。 - （２）前記位相差検出手段は、前記入力複合映像信号中
の水平同期信号と前記電圧制御発振器の出力信号の分周
信号との位相を比較する位相比較器からなり、前記位相
比較器の比較出力を前記制御入力及び前記被加算入力と
することを特徴とする請求項１記載の時間軸補正装置。 - （３）前記位相差検出手段は、前記入力複合映像信号中
の水平同期信号と前記電圧制御発振器の出力信号の分周
信号との位相を比較する第１の位相比較器と、前記入力
複合映像信号中のカラーバースト信号と前記電圧制御発
振器の出力信号の分周信号との位相を比較する第２の位
相比較器とからなり、前記第１の位相比較器の比較出力
を前記被加算入力とし、前記第２の位相比較器の比較出
力を前記制御入力とすることを特徴とする請求項１記載
の時間軸補正装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199879A JPH0486082A (ja) | 1990-07-27 | 1990-07-27 | 時間軸補正装置 |
| US07/694,412 US5206726A (en) | 1990-07-27 | 1991-05-01 | Time base corrector for eliminating time base fluctuations in a composite video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199879A JPH0486082A (ja) | 1990-07-27 | 1990-07-27 | 時間軸補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486082A true JPH0486082A (ja) | 1992-03-18 |
Family
ID=16415136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199879A Pending JPH0486082A (ja) | 1990-07-27 | 1990-07-27 | 時間軸補正装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5206726A (ja) |
| JP (1) | JPH0486082A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05207326A (ja) * | 1992-01-28 | 1993-08-13 | Matsushita Electric Ind Co Ltd | 水平圧縮ｐｌｌ回路 |
| US5526055A (en) * | 1995-05-15 | 1996-06-11 | Aitech International | Apparatus and method to derive a television color subcarrier frequency signal from a computer video signal |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| US6104626A (en) * | 1996-03-14 | 2000-08-15 | Sony Corporation | Analog value memory circuit |
| JPH10260663A (ja) * | 1997-01-14 | 1998-09-29 | Toshiba Corp | ジッタ補正回路および平面表示装置 |
| US5874846A (en) * | 1997-01-17 | 1999-02-23 | Chrontel Incorporated | Method and apparatus for frequency generation in a synchronous system |
| KR100275753B1 (ko) * | 1998-11-30 | 2000-12-15 | 윤종용 | 텔레비젼 시스템의 지터 보정장치 및 방법 |
| US7948812B2 (en) | 2006-11-20 | 2011-05-24 | Rambus Inc. | Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift |
| TWI354981B (en) * | 2007-01-29 | 2011-12-21 | Qisda Corp | Method and related device of increasing efficiency |
| JP2012120057A (ja) * | 2010-12-02 | 2012-06-21 | Sony Corp | 画像処理装置、および画像処理方法、並びにプログラム |
| US10686455B1 (en) * | 2019-08-14 | 2020-06-16 | Teledyne Defense Electronics, Llc | Digital high speed acquisition system for phase locked loops |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199481A (ja) * | 1984-10-20 | 1986-05-17 | Sony Corp | 自動位相制御回路 |
| US4792845A (en) * | 1987-02-20 | 1988-12-20 | Magni Systems, Inc. | Color video signal phase detector |
| US4881121A (en) * | 1987-02-20 | 1989-11-14 | Magni Systems, Inc. | Color video signal phase detector |
-
1990
- 1990-07-27 JP JP2199879A patent/JPH0486082A/ja active Pending
-
1991
- 1991-05-01 US US07/694,412 patent/US5206726A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5206726A (en) | 1993-04-27 |
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