JPH02309778A - クロック生成回路 - Google Patents
クロック生成回路Info
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- JPH02309778A JPH02309778A JP1131052A JP13105289A JPH02309778A JP H02309778 A JPH02309778 A JP H02309778A JP 1131052 A JP1131052 A JP 1131052A JP 13105289 A JP13105289 A JP 13105289A JP H02309778 A JPH02309778 A JP H02309778A
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- 238000000926 separation method Methods 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 9
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/913—Television signal processing therefor for scrambling ; for copy protection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/913—Television signal processing therefor for scrambling ; for copy protection
- H04N2005/91307—Television signal processing therefor for scrambling ; for copy protection by adding a copy protection signal to the video signal
- H04N2005/91314—Television signal processing therefor for scrambling ; for copy protection by adding a copy protection signal to the video signal the copy protection signal being a pulse signal inserted in blanking intervals of the video signal, e.g. pseudo-AGC pulses, pseudo-sync pulses
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビデオテープレコーダ、テレビジョン受像機
、プロジェクタ等のディジタル回路、あるいは液晶パネ
ルへの書き込み回路等において使用されるクロック信号
を生成するクロック生成回路に関する。
、プロジェクタ等のディジタル回路、あるいは液晶パネ
ルへの書き込み回路等において使用されるクロック信号
を生成するクロック生成回路に関する。
テレビジョン受像機、ビデオテープレコーダ等のディジ
タル回路においては、例えば周波数が９１ＯｆＩｌ（ｆ
ｌｌは水平同期信号の周波数）、１８２０ ｆ−等のビ
デオ信号の同期信号に同期したクロック信号が要求され
る。第７図はこのようなりロック信号を生成するための
従来のクロック生成回路の構成を表わしている。
タル回路においては、例えば周波数が９１ＯｆＩｌ（ｆ
ｌｌは水平同期信号の周波数）、１８２０ ｆ−等のビ
デオ信号の同期信号に同期したクロック信号が要求され
る。第７図はこのようなりロック信号を生成するための
従来のクロック生成回路の構成を表わしている。
同図において１は入力されるビデオ信号に含まれる同期
信号にトリガされ、同期信号に同期したパルスを発生す
るモノマルチバイブレータ（ＭＭ）、２はモノマルチバ
イブレータ１の出力パルスのタイミングで、トラペゾイ
ド発生回路３が出力するトラペゾイド信号をサンプリン
グホールドするサンプリングホールド回路（Ｓ／Ｈ）で
ある。４はサンプリングホールド回路２の出力を平滑す
るローパスフィルタ（Ｌ Ｐ Ｆ）、５はローパスフィ
ルタ４の出力に対応する周波数のクロック信号を発生す
る電圧制御発振器（ｖＣ○）、６は電圧制御発振器５が
出力するクロック信号を１ ／ ｎに分周するカウンタ
である。サンプリングホールド回路２、ローパスフィル
タ４、電圧制御発振器５、カウンタ６及びトラペゾイド
発生回路３によりＰＬＬ回路が構成されている。
信号にトリガされ、同期信号に同期したパルスを発生す
るモノマルチバイブレータ（ＭＭ）、２はモノマルチバ
イブレータ１の出力パルスのタイミングで、トラペゾイ
ド発生回路３が出力するトラペゾイド信号をサンプリン
グホールドするサンプリングホールド回路（Ｓ／Ｈ）で
ある。４はサンプリングホールド回路２の出力を平滑す
るローパスフィルタ（Ｌ Ｐ Ｆ）、５はローパスフィ
ルタ４の出力に対応する周波数のクロック信号を発生す
る電圧制御発振器（ｖＣ○）、６は電圧制御発振器５が
出力するクロック信号を１ ／ ｎに分周するカウンタ
である。サンプリングホールド回路２、ローパスフィル
タ４、電圧制御発振器５、カウンタ６及びトラペゾイド
発生回路３によりＰＬＬ回路が構成されている。
入力されるビデオ信号に含まれる水平同期信号に同期し
たパルスが、モノマルチバイブレータ１よりＰＬＬ回路
に入力されると、ＰＬＬ回路はこの同期信号の位相に同
期したクロック信号を生成する。
たパルスが、モノマルチバイブレータ１よりＰＬＬ回路
に入力されると、ＰＬＬ回路はこの同期信号の位相に同
期したクロック信号を生成する。
従来の回路はこのように、ビデオ信号に含まれる同期信
号によりモノマルチバイブレータ１を１−リガし、その
出力パルスでＰＬＬ回路を駆動するようにしている。そ
の結果例えば第８図（Ａ）に示すように、シンクチップ
レベルに進達する成分を含むダビング防止用信号も、同
図（Ｂ）に示す信号のように同期信号として検出され、
これによりＰＩ、 Ｌ回路が駆動されるので、その間ク
ロック信号の周波数が乱れ、画面にスキュー曲りが発生
したり、ディジタル処理に誤動作が発生することがあっ
た。
号によりモノマルチバイブレータ１を１−リガし、その
出力パルスでＰＬＬ回路を駆動するようにしている。そ
の結果例えば第８図（Ａ）に示すように、シンクチップ
レベルに進達する成分を含むダビング防止用信号も、同
図（Ｂ）に示す信号のように同期信号として検出され、
これによりＰＩ、 Ｌ回路が駆動されるので、その間ク
ロック信号の周波数が乱れ、画面にスキュー曲りが発生
したり、ディジタル処理に誤動作が発生することがあっ
た。
同様のことは、垂直帰線区間内における等価パルスによ
っても生起される。またビデオテープレコーダからの再
生ビデオ信号に同期したクロック信号を生成する場合１
回転ヘッドのスイッチングポイントで発生するスキュー
やノイズによっても同様の事態が発生する。
っても生起される。またビデオテープレコーダからの再
生ビデオ信号に同期したクロック信号を生成する場合１
回転ヘッドのスイッチングポイントで発生するスキュー
やノイズによっても同様の事態が発生する。
この発明はこのような状況に鑑みなされたもので、ダビ
ング防止用信号等に拘らず、安定してクロック信号を生
成できるようにするものである。
ング防止用信号等に拘らず、安定してクロック信号を生
成できるようにするものである。
この発明のクロック生成回路は、ビデオ信号から同期信
号を分離する第１の分離回路と、ビデオ信号から垂直同
期信号を分離する第２の分離回路と、垂直同期信号が入
力されて、少なくともビデオ信号の等価パルスおよびダ
ビング防止用信号の存在する期間にパルスを発生するパ
ルス発生回路と、パルス信号に応答して、パルス発生期
間は同期信号の通過を阻止するスイッチ手段と、スイッ
チ手段を介して入力されるビデオ信号の同期信号に同期
してクロック信号を生成するＰＬＬ回路とを備える。
号を分離する第１の分離回路と、ビデオ信号から垂直同
期信号を分離する第２の分離回路と、垂直同期信号が入
力されて、少なくともビデオ信号の等価パルスおよびダ
ビング防止用信号の存在する期間にパルスを発生するパ
ルス発生回路と、パルス信号に応答して、パルス発生期
間は同期信号の通過を阻止するスイッチ手段と、スイッ
チ手段を介して入力されるビデオ信号の同期信号に同期
してクロック信号を生成するＰＬＬ回路とを備える。
入力ビデオ信号から垂直同期信号が検出され、これを基
準として、少なくとも等価パルス及びダビング防止用信
号の発生タイミングをその中に含むパルスが発生される
。このパルスが発生されているとき、同期信号がＰＬＬ
回路に供給されないようにスイッチが切り替えられる。
準として、少なくとも等価パルス及びダビング防止用信
号の発生タイミングをその中に含むパルスが発生される
。このパルスが発生されているとき、同期信号がＰＬＬ
回路に供給されないようにスイッチが切り替えられる。
従ってＰＬＬ回路がダビング防止用信号等により駆動さ
れるのが防止される。
れるのが防止される。
第１図はこの発明のクロック生成回路の一実施例の構成
を表わしており、第７図における場合と対応する部分に
は同一の符号を付しである。
を表わしており、第７図における場合と対応する部分に
は同一の符号を付しである。
第１図において１１は同期信号分離回路であり。
入力されるビデオ信号を所定の基準レベルと比較する等
して、水平同期信号、垂直同期信号等を分離、検出する
。このうち垂直同期信号は垂直同期信号分離回路１２に
よりさらに分離、検出される。
して、水平同期信号、垂直同期信号等を分離、検出する
。このうち垂直同期信号は垂直同期信号分離回路１２に
よりさらに分離、検出される。
１９はパルス発生回路であり、垂直同期信号分離回路１
２から入力される垂直同期信号を基準にして、所定のタ
イミングのパルスを発生する。１８は、モノマルチバイ
ブレータ１とサンプリングホールド回路２の間に挿入さ
れたスイッチであり、パルス発生回路１９の出力に対応
して両者の接続を断続する。
２から入力される垂直同期信号を基準にして、所定のタ
イミングのパルスを発生する。１８は、モノマルチバイ
ブレータ１とサンプリングホールド回路２の間に挿入さ
れたスイッチであり、パルス発生回路１９の出力に対応
して両者の接続を断続する。
同期信号分離回路１１の出力によりモノマルチバイブレ
ータ１がトリガされ、その出力がスイッチ１８を介して
サンプリングホールド回路２に供給されるようになって
いる。その他の構成は第７図における場合と同様である
。
ータ１がトリガされ、その出力がスイッチ１８を介して
サンプリングホールド回路２に供給されるようになって
いる。その他の構成は第７図における場合と同様である
。
第２図は、パルス発生回路１９の一実施例の構成を示す
ブロック図である。
ブロック図である。
この実施例においては、縦続接続されたモノマルチバイ
ブレータ（ＭＭ）２１と２２により、パルス発生回路１
９が構成されている。
ブレータ（ＭＭ）２１と２２により、パルス発生回路１
９が構成されている。
次に、第３図及び第４図のタイミングチャートを参照し
て、その動作を説明する。
て、その動作を説明する。
同期信号分離回路１１は入力されるビデオ信号（第３図
（Ａ）に示す信号Ａ）を所定の基準レベルと比較し、同
期信号を検出する。水平同期、垂直同期信号の他、等価
パルスやダビング防止用信号も、シンクチップレベル連
速する成分を含むので、これらの信号もこのとき同時に
分離、検出される。
（Ａ）に示す信号Ａ）を所定の基準レベルと比較し、同
期信号を検出する。水平同期、垂直同期信号の他、等価
パルスやダビング防止用信号も、シンクチップレベル連
速する成分を含むので、これらの信号もこのとき同時に
分離、検出される。
この検出信号に対応してモノマルチバイブレータ１がト
リガされ、モノマルチバイブレータ１はトリガされる毎
に所定幅のパルスを発生する。
リガされ、モノマルチバイブレータ１はトリガされる毎
に所定幅のパルスを発生する。
一方同期信号分離回路１１の出力は、垂直同期信号分離
回路１２に供給される。垂直同期信号分離回路１２は入
力される信号の中から垂直同期信号を検出し、垂直同期
信号を検出している時間論理Ｉ（の信号を出力する（第
３図（Ｂ）に示す信号Ｂ）。
回路１２に供給される。垂直同期信号分離回路１２は入
力される信号の中から垂直同期信号を検出し、垂直同期
信号を検出している時間論理Ｉ（の信号を出力する（第
３図（Ｂ）に示す信号Ｂ）。
垂直同期信号分離回路１２の出力（第４図（Ｂ）に示す
信号Ｂ）は、パルス発生回路１９に入力され、モノマル
チバイブレータ２１をトリガする。
信号Ｂ）は、パルス発生回路１９に入力され、モノマル
チバイブレータ２１をトリガする。
モノマルチバイブレータ２１は、垂直同期信号分離回路
１２の出力の立ち上がりエツジより所定時間ｔ１の時間
、論理Ｈのパルス（第４図（Ｈ）に示すパルスＨ）を発
生する。このパルスにトリガされ、その立ち下がりエツ
ジから所定時間ｔ２の時間、論理りのパルス（第４図（
Ｆ）のパルスＦ）が、モノマルチバイブレータ２２より
出力される。
１２の出力の立ち上がりエツジより所定時間ｔ１の時間
、論理Ｈのパルス（第４図（Ｈ）に示すパルスＨ）を発
生する。このパルスにトリガされ、その立ち下がりエツ
ジから所定時間ｔ２の時間、論理りのパルス（第４図（
Ｆ）のパルスＦ）が、モノマルチバイブレータ２２より
出力される。
モノマルチバイブレータ２２の出力が論理■（である期
間に、垂直同期信号、等価パルス及びダビング防止用信
号が発生するように、時間ｔ工とｔ２の値が設定されて
いる。
間に、垂直同期信号、等価パルス及びダビング防止用信
号が発生するように、時間ｔ工とｔ２の値が設定されて
いる。
スイッチ１８は、パルス発生回路１９が論理Ｈを出力し
ているときオフされ、論理りを出力しているときオンさ
れる。これによりモノマルチバイブレータ１の出力は、
パルス発生回路１９が論理りを出力している期間のみサ
ンプリングホールド回路２に入力され、論理Ｈを出力し
ている期間は伝達されない（第３図（Ｇ）に示す信号Ｇ
）。
ているときオフされ、論理りを出力しているときオンさ
れる。これによりモノマルチバイブレータ１の出力は、
パルス発生回路１９が論理りを出力している期間のみサ
ンプリングホールド回路２に入力され、論理Ｈを出力し
ている期間は伝達されない（第３図（Ｇ）に示す信号Ｇ
）。
サンプリングホールド回路２は、スイッチ１８よりサン
プリングパルスが入力されたとき、トラペゾイド発生回
路３が発生するトラペゾイド信号をサンプリングし１次
のサンプリングパルスが入力されるまでその値をホール
ドする。サンプリングホールド回路２の出力はローパス
フィルタ４により平滑され、電圧制御発振器５に供給さ
れる。
プリングパルスが入力されたとき、トラペゾイド発生回
路３が発生するトラペゾイド信号をサンプリングし１次
のサンプリングパルスが入力されるまでその値をホール
ドする。サンプリングホールド回路２の出力はローパス
フィルタ４により平滑され、電圧制御発振器５に供給さ
れる。
電圧制御発振器５はローパスフィルタ４より入力される
信号を制御電圧として、制御電圧に対応した周波数のク
ロック信号を発生する。この信号は図示せぬディジタル
回路等に供給されるとともに、カウンタ６に入力される
。カウンタ６は入力パルスをｎ個カウントする毎に１個
のパルスを出力することにより、クロック信号の周波数
を１ ／ ｎに分周する。トラペゾイド発生回路３は、
カウンタ６より入力されるパルスに同期してトラベゾイ
ド信号を発生し、サンプリングホールド回路２に供給す
る。
信号を制御電圧として、制御電圧に対応した周波数のク
ロック信号を発生する。この信号は図示せぬディジタル
回路等に供給されるとともに、カウンタ６に入力される
。カウンタ６は入力パルスをｎ個カウントする毎に１個
のパルスを出力することにより、クロック信号の周波数
を１ ／ ｎに分周する。トラペゾイド発生回路３は、
カウンタ６より入力されるパルスに同期してトラベゾイ
ド信号を発生し、サンプリングホールド回路２に供給す
る。
このようにしてＰＬＬ回路により、ビデオ信号の同期信
号に同期したクロック信号が生成される。
号に同期したクロック信号が生成される。
以上においては、パルス発生回路１９を、２つのモノマ
ルチバイブレータにより構成するようにしたが、同期信
号やクロックをカウントする回路により構成することも
できる。
ルチバイブレータにより構成するようにしたが、同期信
号やクロックをカウントする回路により構成することも
できる。
第５図は、本発明のクロック生成回路の第２の実施例の
構成を示すブロック図である。
構成を示すブロック図である。
同図において、１３は垂直同期信号分離回路１２の出力
によりトリガされるモノマルチバイブレータ（ＭＭ）で
あり、その出力はインバータ１４を介してオア回路１５
に供給される。１６は、ダビング防止用信号検出回路（
第２の検出回路）、１７は等価パルス検出回路（第１の
検出回路）であり。
によりトリガされるモノマルチバイブレータ（ＭＭ）で
あり、その出力はインバータ１４を介してオア回路１５
に供給される。１６は、ダビング防止用信号検出回路（
第２の検出回路）、１７は等価パルス検出回路（第１の
検出回路）であり。
各々ダビング防止用信号と等価パルスを検出し、その検
出信号をオア回路１５に出力する。スイッチ１８はオア
回路１５の出力に対応して切り替えられる。その他の構
成は第１図における場合と同様である。
出信号をオア回路１５に出力する。スイッチ１８はオア
回路１５の出力に対応して切り替えられる。その他の構
成は第１図における場合と同様である。
次に第６図を参照してこの回路の動作を説明する。
同期信号分離回路１１は入力されるビデオ信号（第６図
（Ａ）に示す信号Ａ）を所定の基準レベルと比較し、同
期信号を検出する。水平同期、垂直同期信号の他、等価
パルスやダビング防止用信号も、シンクチップレベル進
達する成分を含むので、これらの信号もこのとき同時に
分離、検出される。
（Ａ）に示す信号Ａ）を所定の基準レベルと比較し、同
期信号を検出する。水平同期、垂直同期信号の他、等価
パルスやダビング防止用信号も、シンクチップレベル進
達する成分を含むので、これらの信号もこのとき同時に
分離、検出される。
この検出信号に対応してモノマルチバイブレータ１がト
リガされ、モノマルチバイブレータ１はトリガされる毎
に所定幅の″ノ′スを発生する・ｒ／一方同期信号分離
回路１１の出力は、垂直同期信号分離回路１２、ダビン
グ防止用信号検出回路１６゜等価パルス検出回路１７に
も供給される。
リガされ、モノマルチバイブレータ１はトリガされる毎
に所定幅の″ノ′スを発生する・ｒ／一方同期信号分離
回路１１の出力は、垂直同期信号分離回路１２、ダビン
グ防止用信号検出回路１６゜等価パルス検出回路１７に
も供給される。
垂直同期信号分離回路１２は入力される信号の中から垂
直同期信号を検出し、垂直同期ｉ号を検出している時間
論理Ｈの信号を出力する（第６図（Ｂ）に示す信号Ｂ）
、モノマルチバイブレータ１３は垂直同期信号分離回路
１２の出力の立ち上がりエツジによりトリガされ、約１
フイールドの時間論理Ｈの信号を出力する（第６図（Ｃ
）に示す信号Ｃ）。この信号は１次の垂直同期信号が発
生するｌ０Ｈ（Ｈは水平同期信号の周期）前に論理りに
反転し、垂直同期信号の立ち上がりに対応して論理Ｈと
なる。またこの信号はインバータ１４により反転される
ので、オア回路１５には、垂直同期信号が発生する前１
０Ｈの期間論理Ｈの信号が入力される０回転ヘッドの切
り替えは、この１０ Ｈの期間内に行なわれる。
直同期信号を検出し、垂直同期ｉ号を検出している時間
論理Ｈの信号を出力する（第６図（Ｂ）に示す信号Ｂ）
、モノマルチバイブレータ１３は垂直同期信号分離回路
１２の出力の立ち上がりエツジによりトリガされ、約１
フイールドの時間論理Ｈの信号を出力する（第６図（Ｃ
）に示す信号Ｃ）。この信号は１次の垂直同期信号が発
生するｌ０Ｈ（Ｈは水平同期信号の周期）前に論理りに
反転し、垂直同期信号の立ち上がりに対応して論理Ｈと
なる。またこの信号はインバータ１４により反転される
ので、オア回路１５には、垂直同期信号が発生する前１
０Ｈの期間論理Ｈの信号が入力される０回転ヘッドの切
り替えは、この１０ Ｈの期間内に行なわれる。
ダビング防止用信号検出回路１６、等価パルス検出回路
１７は、同期信号分離回路１１の出力から各々ダビング
防止用信号と等価パルスを検出し。
１７は、同期信号分離回路１１の出力から各々ダビング
防止用信号と等価パルスを検出し。
それらの信号が検出されているとき論理Ｈの信号を出力
する（第６図（Ｄ）に示す信号り又は同図（Ｅ）に示す
信号Ｅ）、これらの信号もオア回路１５に供給される。
する（第６図（Ｄ）に示す信号り又は同図（Ｅ）に示す
信号Ｅ）、これらの信号もオア回路１５に供給される。
従ってオア回路１５は、この実施例の場合、垂直同期信
号が発生する前１０Ｈの時刻から、ダビング防止用信号
が終了する迄の時間、論理Ｈの信号を出力する（第６図
（Ｆ）に示す信号Ｆ）、スイッチ１８は、オア回路１５
が論理Ｈを出力しているときオフされ、論理りを出力し
ているときオンされる。これによりモノマルチバイブレ
ータ１の出力は、オア回路１５が論理りを出力している
期間のみサンプリングホールド回路２に入力され、論理
Ｈを出力している期間は伝達されない（第６図（Ｇ）に
示す信号Ｇ）。
号が発生する前１０Ｈの時刻から、ダビング防止用信号
が終了する迄の時間、論理Ｈの信号を出力する（第６図
（Ｆ）に示す信号Ｆ）、スイッチ１８は、オア回路１５
が論理Ｈを出力しているときオフされ、論理りを出力し
ているときオンされる。これによりモノマルチバイブレ
ータ１の出力は、オア回路１５が論理りを出力している
期間のみサンプリングホールド回路２に入力され、論理
Ｈを出力している期間は伝達されない（第６図（Ｇ）に
示す信号Ｇ）。
以下のＰＬＬ回路における動作は、第１図における場合
と同様であるので、その詳述は省略する。
と同様であるので、その詳述は省略する。
以上のように、請求項１記載の発明によれば、等価パル
ス及びダビング防止用信号の少なくともいずれか１つが
発生する期間、同期信号分離回路の出力をＰＬＬ回路に
供給しないようにしたので、ＰＬＬ回路がそれらの信号
により駆動されることが防止され、同期信号に正確に同
期した信号を安定して得ることができる。
ス及びダビング防止用信号の少なくともいずれか１つが
発生する期間、同期信号分離回路の出力をＰＬＬ回路に
供給しないようにしたので、ＰＬＬ回路がそれらの信号
により駆動されることが防止され、同期信号に正確に同
期した信号を安定して得ることができる。
また、請求項２記載の発明によれば、ダビング防止用信
号を検出し、その検出出力に対応してＰＬＬ回路へ入力
される信号を制御するようにしたので、ダビング防止用
信号が存在するときは、不必要な信号がＰＬＬ回路に供
給されるのを防止することができる。またダビング防止
用信号が存在しないときは、その間ＰＬＬ回路に信号を
入力させることができるので、ＰＬＬ回路に信号を入力
しない期間を短くすることができ、ＰＬＬ回路をより安
定して動作させることができる。
号を検出し、その検出出力に対応してＰＬＬ回路へ入力
される信号を制御するようにしたので、ダビング防止用
信号が存在するときは、不必要な信号がＰＬＬ回路に供
給されるのを防止することができる。またダビング防止
用信号が存在しないときは、その間ＰＬＬ回路に信号を
入力させることができるので、ＰＬＬ回路に信号を入力
しない期間を短くすることができ、ＰＬＬ回路をより安
定して動作させることができる。
第１図は本発明のクロック生成回路の第１の実施例のブ
ロック図、第２図は、第１図におけるパルス発生回路の
一実施例のブロック図、第３図は第１図の実施例のタイ
ミングチャート、第４図は第２図の実施例のタイミング
チャート、第５図は本発明のクロック生成回路の第２の
実施例のブロック図、第６図は第５図の実施例のタイミ
ングチャート、第７図は従来のパルス生成回路の一例の
ブロック図、第８図（Ａ）、（Ｂ）は、各々ダビング防
止用信号とその検出信号の波形図である。 １．１３・・・モノマルチバイブレータ、２・・・サン
プリングホールド回路、３・・・トラペゾイド発生回路
、４・・・ローパスフィルタ、５・・・電圧制御発振器
、６・・・カウンタ、１１，１２・・・分離回路、１６
．１７・・・第１．第２の検出回路。 特許出願人 日本ビクター株式会社 代表者 垣木 邦夫 第３図 第４図
ロック図、第２図は、第１図におけるパルス発生回路の
一実施例のブロック図、第３図は第１図の実施例のタイ
ミングチャート、第４図は第２図の実施例のタイミング
チャート、第５図は本発明のクロック生成回路の第２の
実施例のブロック図、第６図は第５図の実施例のタイミ
ングチャート、第７図は従来のパルス生成回路の一例の
ブロック図、第８図（Ａ）、（Ｂ）は、各々ダビング防
止用信号とその検出信号の波形図である。 １．１３・・・モノマルチバイブレータ、２・・・サン
プリングホールド回路、３・・・トラペゾイド発生回路
、４・・・ローパスフィルタ、５・・・電圧制御発振器
、６・・・カウンタ、１１，１２・・・分離回路、１６
．１７・・・第１．第２の検出回路。 特許出願人 日本ビクター株式会社 代表者 垣木 邦夫 第３図 第４図
Claims (2)
- （１）ビデオ信号から同期信号を分離する第１の分離回
路と、ビデオ信号から垂直同期信号を分離する第２の分
離回路と、前記垂直同期信号が入力されて、少なくとも
ビデオ信号の等価パルスおよびダビング防止用信号の存
在する期間にパルスを発生するパルス発生回路と、前記
パルス信号に応答して、パルス発生期間は前記同期信号
の通過を阻止するスイッチ手段と、前記スイッチ手段を
介して入力されるビデオ信号の同期信号に同期してクロ
ック信号を生成するＰＬＬ回路とを備えるクロック生成
回路。 - （２）ビデオ信号から垂直同期信号を分離する分離回路
と、前記ビデオ信号から等価パルスを検出する第１の検
出回路と、前記ビデオ信号からダビング防止用信号を検
出する第２の検出回路と、前記分離回路と第１及び第２
の検出回路の出力に対応して制御されるスイッチ手段と
、前記スイッチ手段を介して入力される前記ビデオ信号
の同期信号に同期してクロック信号を生成するＰＬＬ回
路とを備えるクロック生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131052A JPH02309778A (ja) | 1989-05-24 | 1989-05-24 | クロック生成回路 |
| US07/526,939 US5121206A (en) | 1989-05-24 | 1990-05-22 | Clock signal generator for video signal capable of generating a stable clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131052A JPH02309778A (ja) | 1989-05-24 | 1989-05-24 | クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309778A true JPH02309778A (ja) | 1990-12-25 |
Family
ID=15048888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131052A Pending JPH02309778A (ja) | 1989-05-24 | 1989-05-24 | クロック生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5121206A (ja) |
| JP (1) | JPH02309778A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2995923B2 (ja) * | 1991-04-11 | 1999-12-27 | ソニー株式会社 | 同期クロック発生回路 |
| JP3278546B2 (ja) * | 1995-04-28 | 2002-04-30 | 日本電気エンジニアリング株式会社 | 同期信号発生回路 |
| US6108043A (en) * | 1996-10-23 | 2000-08-22 | Zenith Electronics Corporation | Horizontal sync pulse minimum width logic |
| JP2954052B2 (ja) * | 1996-11-28 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 映像表示装置 |
| US6556250B1 (en) * | 1999-08-10 | 2003-04-29 | General Instrument Corporation | Method and apparatus for providing a timing signal with high frequency accuracy in video equipment for supporting an on-screen display in the absence of a video signal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123289A (ja) * | 1982-01-18 | 1983-07-22 | Shinano Kikaku:Kk | 否複製映像録画済磁気テ−プの記録方法 |
| US4937679A (en) * | 1986-08-11 | 1990-06-26 | Macrovision | Dual deck video recording apparatus having enhanced copy protection and method for providing enhanced copy protection to such a recording apparatus |
-
1989
- 1989-05-24 JP JP1131052A patent/JPH02309778A/ja active Pending
-
1990
- 1990-05-22 US US07/526,939 patent/US5121206A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5121206A (en) | 1992-06-09 |
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