JPH0452716A

JPH0452716A - 状態遷移回路

Info

Publication number: JPH0452716A
Application number: JP2156551A
Authority: JP
Inventors: Chiyuki Koto; 古藤　千幸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-14
Filing date: 1990-06-14
Publication date: 1992-02-20
Anticipated expiration: 2014-07-26
Also published as: JP2924100B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体集積回路に関し、特に、ＬＳＩのリセ
ット時におけるＬＳＩ内部回路の状態遷移に関する。

従来の技術通常ＬＳＩは、外部端子よりリセット信号を入力するこ
とにより、ＬＳＩの内部回路のデータを初期化している
。この場合、従来のリセット方法を第８図の従来例の状
態遷移回路を用いて説明する。なお、図中のＤＰＬＬ（
デジタルＰＬＬ）６はシステムクロック発生回路の一例
である。

ＲＥＳＥＴ入力端子１より入力されたリセット信号は、
入力バッファ３を介してリセット信号ＲＳＴ８としてＤ
ＰＬＬ６及び状態制御回路７に入力される。また、前記
ＤＰＬＬ６では、ＣＬＫ入力端子２より入力バッファ４
を介してＣＫ９を入力し、ＣＫ９が数個に１つの割合で
５ＣＬＫＩＩというシステムクロック信号を出力してい
て、この５ＣＬＫＩＩは、前記Ｒ３Ｔ８と共に状態制御
口Ｎ７の入力となっている。

次に、状態制御回路７について第９図と第１表を用いて
説明する。

第９図は状態制御回路７の回路図である。フリップフロ
ップＦ１〜ＦＩＯは、ＲＳＴ８をリセット信号として入
力し、５ＣＬＫＩＩをクロック信号として入力し、ゲー
ト０１〜Ｇ１０の出力をそれぞれデータ信号として入力
している。また、フリップフロップＦ１〜ＦＩＯの出力
はそれぞれ遷移状態８１〜Ｓ５及びそれに付随するビッ
トａ〜ｅであり、遷移条件１、・・・５′はそれぞれ遷
移状態、データを決めるための条件である。

第　　１　　表また、第１表に状態制御回路７の遷移状態、データを示
す。状態制御回路７には状態８１〜Ｓ５が存在し、リセ
ット時に遷移状ＦｌｉＳ２〜Ｓ５はすべて状態Ｓ１に遷
移するが、その場合、状ＢＳ２が状態Ｓｌに遷移する時
にはビットｂが立ち、状態Ｓ３が状態Ｓ１に遷移する時
にはビットＣが立ち、状ｆｉｓ４が状態Ｓ１に遷移する
時にはビットｄが立ち、状態Ｓ５が状態Ｓ１に遷移する
時にはビットｅが立つ。このように、状態遷移によって
異なるビットが立たなければならないが、第１０図のタ
イミングチャートに示す通り、Ｒ５Ｔ８のレベルが高レ
ベル（以下”１”と記す）から低レベル（以下”０”と
記す）に変化すると、状態制御回路７の内部で使用され
ているフリップフロップは直接リセットされてしまうた
めに、状態制御回路７では充分な状態遷移が行われ′ず
、リセット時に立つビットは一律に同じになってしまう
。

発明が解決しようとする課題上述した従来の状態遷移回路では、ＲＥＳＥＴ入力端子
１よりリセット信号が入力されると状態制御回路７の内
部に使用されているフリップフロップがリセットされ、
状態制御回路７の必要なデータ、遷移状態が保存されな
いまま消えてしまうという課題があった。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な状態遷移回路を提供
することにある。

課題を解決するための手段上記目的を達成する為に、本発明に係る状態遷移回路は
、ＬＳＩのリセット時においてあらかじめ必要なマスタ
クロック数を設定しリセット信号の入力から前記マスタ
クロック数をカウントした後に前記リセット信号を遅延
させた信号を出力するリセット信号遅延回路と、前記リ
セット信号遅延回路の出力とマスタクロック信号を入力
しシステムクロック信号を出力するシステムクロック発
生回路と、前記システムクロック発生回路の出力と前記
リセット信号をリセット信号としてではなくデータ信号
として入力する状態制御回路とを備えて構成され、しか
して、前記状態制御回路の消去してはならないデータ、
遷移状態を保護することができる。

実施例次に、本発明をその好ましい各実施例について図面を参
照して具体的に説明する。

第１図は本発明による基本的実施例を示すブロック構成
図である。尚、図中の１）ＰＬＬ　（デジタルＰＬＬ）
６はシステムクロック発生回路の一例である。

第１図において、ＲＥＳＥＴ入力端子１から入力された
リセット信号は、入力バッファ３を介してリセット信号
遅延回路５と状態制御回路７のＲ８Ｔ入力８、及び他の
回路のリセット入力となる。一方、ＣＬＫ入力端子２か
ら入力されたマスタクロック信号は、入力バッファ４を
介してＣＫ９となり、リセット信号遅延回路５及びＤＰ
ＬＬ６に入力される。リセット信号遅延回路５は、ＲＳ
Ｔ８をあらかじめ設定されているマスタクロックの数だ
け遅延させて信号ＲＩＯを出力し、前記信号π−１０を
前記ＣＫ９と共にＤＰＬＬ６に入力しており、前記ＤＰ
ＬＬ６ではＣＫ９が数個に１つの割合でＳ　ＣＬ　Ｋ　
１１というシステムクロック信号を出力して、この５Ｃ
ＬＫＩＩを前記Ｒ３Ｔ８と共に状態制御回路７に入力し
ている。

次に、状態制御回路７について第２図と第１表を用いて
説明する。

第２図は本発明に係る状態制御回路７の回路ブロック構
成図である。

第２図を参照するに、遷移条件１、・・・５′はそれぞ
れ遷移状態、データを決めるための条件であるが、ＲＳ
Ｔ８をこの遷移条件の１つとしてゲート０１〜ＧＩＯに
入力し、ゲート０１〜ＧＩＯの出力をフリップフロップ
Ｆ１〜ＦＩＯのそれぞれにデータ信号として入力してい
る。また、フリップフロップＦ１〜ＦＩＯは、５ＣＬＫ
ＩＩをクロック信号として入力し、その出力を遷移状態
Ｓ１〜Ｓ５及びそれに付随するａ〜ｅとする。

また、第１表に状態制御回路７の遷移状態、データを示
す。状態制御回路７には状態８１〜Ｓ５が存在し、リセ
ット時に状態８２〜Ｓ５はすべて状態Ｓ１に遷移するが
、その場合、状態Ｓ２が状態Ｓｌに遷移する時にはビッ
トｂが立ち、状Ｂｓ３が状態Ｓ１に遷移する時にはビッ
トＣが立ち、状態Ｓ４が状態Ｓ１に遷移する時にはビッ
トｄが立ち、状［Ｓ５が状態Ｓ１に遷移する時にはビッ
トｅが立つ。本発明の遷移状態保護回路は、ＲＥＳＥＴ
入力端子１からリセット信号を入力後、状態制御回路７
の状ＢＭ移が行われるのに充分なマスタクロック数をあ
らかじめ設定し、ＲＳＴ８が”１″から”Ｏ”になった
場合には、ＲＳＴ８を状態制御回路７の内部のフリップ
フロップのリセット端子に入力せずにデータとして入力
し、第１表の状態遷移を満たす回路にしている。

上記した本発明の回路の動作を第３図のタイミングチャ
ートを用いて説明する。

第３図を参照するに、ＲＥＳＥＴ入力端子１がら入力さ
れたリセット信号が”１′がち”０”に変化すると、リ
セット信号遅延回路５は、あらかじめ設定されているシ
ステムクロックの数だけ遅延させて、その出力ＲＩＯを
”１”がら”０”にする。

ＤＰＬＬ６は、ＣＬＫ入力端子２がらのマスタクロック
が数個に１つの割合で、５ＣＬＫＩＩというシステムク
ロック信号を出力しているが、前記ＲＩＯをＤＰＬＬ６
にリセット入力することにより、あらかじめ設定されて
いるシステムクロックの数だけ遅れてＤＰＬＬ６にリセ
ットがかがり、状態制御回路７へのクロック人力５ＣＬ
ＫＩＩを”０パの状態に保つ。

次に、リセット信号遅延回路５の動作を第４図、第５図
を用いて説明する。

第４図はリセット信号遅延回路の第１の実施例を示すブ
ロック構成図、第５図は第４図に示した回路の動作タイ
ミングチャートである。

第４図、第５図を参照するに、ＲＳＴ入力端子１２より
入力されたリセット信号Ｒ３Ｔが”１”がら”０”に変
化してから、ＣＫ入力端子１３より入力されたクロック
信号を、あらかじめ設定しておいたクロック数と同じ数
で構成されているシフトレジスタ１５で前記クロック数
だけカウントすると、シフトレジスタ１５の最終段の出
力Ｑが”１”がら０″に変化する。このシフトレジスタ
１５の最終段の出力Ｑとリセット信号Ｒ５Ｔを入力とす
るＯＲゲート１６で論理和をとり、その出力を百−とし
てｒ出力端子１４に出力する。ＯＲゲート１６で論理和
をとっていることにより、ＲＳＴがθ″から”１”に変
化した時に「も直ちに”０”から”１”に変化する。

上記第１の実施例において、リセット信号遅延回路５を
第６図のように変えたのが本発明の第２の実施例である
。第１の実施例ではあらかじめ設定しておくタロツク数
が比較的少ながったので、第４図のようなシフトレジス
タ１５で実現可能であったが、クロックの周波数が高く
あらかじめ設定しておくタロツク数が多くなると、シフ
トレジスタではなく第６図のようなバイナリ・カウンタ
１９を使った方が簡単で実際的である。

第６図はリセット信号遅延回路の第２の実施例を′示す
ブロック構成図、第７図は第６図に示した回路の動作タ
イミングチャートである。

第６図、第７図を参照するに、ＲＳＴ入力端子１２より
入力されたリセット信号が”１”がら”０”に変化する
と、微分回路１７でＲ’ＳＴの立ち下がりを検出し、Ｒ
−Ｓフリップフロップ（以下Ｒ−３ＦＦと記す）１８０
入力Ｓを”ｏ″がら”１”にする。すると、Ｒ−Ｓ　Ｆ
　Ｆ　１ｇノ出力Ｑ　ハ”Ｏ”　から１”になるが、こ
れはＲＳＴと共にＯＲゲート２１の入力となっているの
で、「出力端子１４の出力「は”１”のままである。一
方、Ｒ−８ＦＦ１８の出力Ｑはバイナリ・カウンタ１９
のリセット入力にもなっているので、出力Ｑが”０”か
ら”１”になると、バイナリ・カウンタ１９は、ＣＫ入
力端子１３より入力されるクロック数をカウントし始め
る。クロック数のカウントが終わって、バイナリ・カウ
ンタ１９の最終段の出力Ｑが１”から″０”になると、
微分回路２０でバイナリ・カウンタ１９の最終段の出力
Ｑの立ち下がりを検出し、Ｒ−３ＦＦ１８の入力Ｒを”
０”から”１”にする。すると、Ｒ−９ＦＦ１ｇの出力
Ｑは”１”から”０”になるので、ＯＲゲート２１の出
力、つまりＲ出力端子１４の出力Ｒは”１パから”０”
になる。また、前記した第１の実施例と同様にＯＲゲー
ト２１で論理和をとっていることにより、Ｒ３Ｔが”０
”から”１”に変化した時に「も直ちに”０”から１”
に変化する。

発明の詳細な説明したように、本発明の状態遷移回路によれば、Ｌ
ＳＩのリセット時において、あらかじめ必要なマスタク
ロック数を設定し、リセット信号遅延回路でリセット信
号の入力から前記マスタクロック数をカウントした後に
前記リセット信号を遅延させた信号を出力し、前記リセ
ット信号遅延回路の出力とマスタクロック信号をシステ
ムクロック発生回路に入力し、前記システムクロック発
生回路の出力と前記リセット信号をリセット信号として
ではなくデータ信号として状態制御回路に入力すること
によって、前記状態制御回路の消去してはならないデー
タ、遷移状態を保護することができるという効果が得ら
れる。

【図面の簡単な説明】

第１図本発明の基本的実施例を示す回路ブロック構成図
、第２図は第１図に示した本発明の状態制御回路の詳細
を示すブロック構成図、第３図は本発明の動作タイミン
グチャート、第４図は本発明に係るリセット信号遅延回
路の第１の実施例を示すブロック構成図、第５図は本発
明に係るリセット信号遅延回路の第１の実施例のタイミ
ングチャート、第６図は本発明に係るリセット信号遅延
回路の第２の実施例を示すブロック構成図、第７図は本
発明に係るリセット信号遅延回路の第２の実施例のタイ
ミングチャート、第８図は従来例の回路ブロック図、第
９図は従来例における状態制御回路のブロック図、第１
０図は従来例のタイミングチャートである。１・・・ＲＥＳＥＴ入力端子、２・・・ＣＬＫ（マスタ
クロック）入力端子、３．４・・・入力バッファ、５・
・−ＲＳ　　Ｔ信号遅延回路、６・・・ＤＰＬＬ、７・
・・状態制御回路、８・・・Ｒ５Ｔ信号、９・・・ＣＫ
倍信号１０・・・Ｒ信号、１１・・・５ＣＬＫ　（シス
テムクロック）信号、１２・・・ＲＥＳＥＴ入力端子、
１３・・・ＣＫ入力端子、１４・・・Ｒ出力端子、１５
・・・シフトレジスタ、１６．２１・・・ＯＲゲート、
１７．２０・・・微分回路、１８・・・Ｒ−Ｓフリップ
フロップ、１９・・・バイナリカウンタ、Ｇ１〜ＧＩＯ
・・・状態制御回路のゲート、Ｆ１〜ＦＩＯ・・・状態
制御回路のフリップフロップ

Claims

【特許請求の範囲】

ＬＳＩのリセット時においてあらかじめ必要なマスタク
ロック数を設定しリセット信号の入力から前記マスタク
ロック数をカウントした後に前記リセット信号を遅延さ
せた信号を出力するリセット信号遅延回路と、前記リセ
ット信号遅延回路の出力とマスタクロック信号を入力し
システムクロック信号を出力するシステムクロック発生
回路と、前記システムクロック発生回路の出力と前記リ
セット信号をデータ信号として入力する状態制御回路と
を有することを特徴とする状態遷移回路。