JPH0486277A - パターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、印字データに応じて文字およびバーコードの
印字パターンを発生ずるパターン発生装置に関する。

（従来の技術） 従来、この種のパターン発生装置では、制御部から出力
する印字データに応じてプリンタ等の印字装置に内蔵さ
れたＲＯＭ等のメモリに予め書き込まれた所定の印字パ
ターンを読み出し、その後、」二記固定された印字パタ
ーンによる書体の文字印字等を行っていた。また、印字
パターンの拡大印字を行う際には、予め設定された拡大
率を指定し、上記設定された拡大率によって印字パター
ンの拡大を行っていた。

（発明か解決しようとする課題） ところが、このようなパターン発生装置では、フォント
パターンのドツト構成が固定であるために、自由なドツ
ト構成のフォントパターンを使用することができない。

また、ドツト構成を、使用するフォノＩ・パターンの最
大ドツト数として規定すると、小さなフォントパターン
においては余分なメモリが必要になる。さらに、バーコ
ードのフォントパターンは、外字として登録されていて
、ドツト構成が固定であるため、余分なパターンを格納
しなければならない。

本発明は、従来の装置の上述した問題点を解決し、各文
字およびバーコードのフォントパターンごとに縦方向お
よび横方向のドツト構成を登録しておくことで多種類の
ドツト構成のパターンを発生することができ、メモリの
記憶領域を効率よく使用することかできるパターン発生
装置を提供することを目的とする。

（課題を解決するための手段） 上記目的を達成するために、本発明では、指定されたア
ドレス情報に対応する所定のパターン情報を読み出し、
該パターン情報に応じた印字パターンを発生するパター
ン発生装置において、前記パターン情報を格納するパタ
ーン情報格納手段と、前記印字パターンの文字コード、
書体コードを有する印字データを格納する印字データ格
納手段と、前記印字パターンの有効ドツト数を記憶する
有効ドツト数記憶手段と、指定された印字パターンに応
して前記印字データ格納手段から所定印字データを読み
出す印字データ読出制御手段と、前記読み出された印字
データの文字コードと書体コードに応じて有効ドツト数
記憶手段から対応する有効ドツト数を読み出すドット数
読出制御手段と、前記文字コードと書体コードを内部文
字コードに変換するコード変換手段と、前記変換された
内部文字コードに対応するアドレス情報および前記読み
出された有効ドツト数から所定のパターン情報を読み出
すパターン情報読出制御手段とを具えたものである。

（作用） 文字コードと書体コードとから変換された内部文字コー
ドに対応するアドレス情報と、指定された該当印字パタ
ーンの縦および横方向の有効ドツト数とから所定のパタ
ーン情報を読み出し、」１記パターン情報に応した印字
パターンを発生する。

従って、本発明では、パターン情報を効率よく格納する
と共に、読み出すことが可能になる。

（実施例） 以下、本発明の実施例を第１図ないし第１２図の図面に
基づき詳細に説明する。

第１図は、本発明に係るパターン発生装置を用いた印字
装置の概略構成を示す構成ブロック図である。図におい
て、制御部（ＣＰＵ）１．０は、キーボード１１および
デイスプレィ１２を使用して磁気記録媒体または通信回
線を介して印字データを読み取り、上記印字データをパ
ターン発生部１３が解析可能な印字データに変換して、
上記印字データをページ単位でパターン発生部１３に転
送している。パターン発生部］３は、上記転送されてき
た印字データに応じて文字またはバーコードのパターン
の所定の拡大および回転処理を行って１ペ一ジ分の印字
パターン情報を生成し、上記生成した印字パターン情報
をＣＰＵｌ０と後述する印字部１４からの制御信号に基
づき、上記印字部１４に出力している。印字部１４は、
例えば細密な印字密度を持ったプリンタで、ＣＰＵｌ０
からの動作制御信号により、上記取り込んだ印字パター
ンに応じた所定の文字またはバーコードのパターンを記
録紙等に印字する印字動作を行う。

第２図は、本発明に係るパターン発生部１３の構成を示
す構成ブロック図である。図において、パターン発生部
用主制御部２０は、ＣＰＵｌ０と印字部１４からの動作
制御信号に基つき、後述するパターン発生部１３を構成
する全てのメモリおよび制御部をそれぞれ動作制御して
いる。

印字データ格納メモリ２１は、ＣＰＵｌ０から転送され
てきた１ペ一ジ分の印字データを格納する、いわゆるデ
ュアルポートのＲＡＭまたは通常のＲＡＭにアドレスバ
スとデータバスの選択器を付加してなるメモリで、実施
例では第３図に示すように、２つのメモリ（ＲＡＭ）２
　］、ａ、２　ｌ　ｂと、７１’し７バスとデータバス
のセレクタ回路２１．　ｃ〜２１」と、取り込んだアド
レス情報を書込信号または読出信号の入力に対応してカ
ウントアツプするライトアドレスカウンタ回路２１に、
　　リートアドレスカウンタ回路２１βとから構成され
ており、ＣＰＵｌ０と主制御部２０からの印字データの
読み出しと書き込みが行えるようになっている。

すなわち、例えばＣＰＵｌ０が第１のＲＡＭ２１ａをア
クセスしてワード単位の印字データの書き込みや読み出
しを行っている際に、主制御部２０が第２のＲＡＭ２１
ｂをアクセスして印字データの読み出しを行い、ページ
が変更（格納する印字データか変更）されるたびに、Ｃ
ＰＵｌ０と主制御部２０のアクセスするＲＡＭ２　＋　
ａ、２　ｌ　ｂを交換している。

印字データ格納メモリ２１に格納される印字デ夕は、例
えは第４図に示すように、文字またはバーコードごとに
２バイトの文字コードト、４ビツトの書体コードと、１
２ビットの水平方向印字位置と、１２ビツトの垂直方向
印字位置と、１ハイドの縦方向拡大率（拡大数）と、１
バイトの横方向拡大率（拡大数）と、２ピツトの回転方
向を示す情報で構成されており、また制御フラグとして
１ビツトつつの情報終了フラグと印字終了フラグが付加
されている。なお、印字データ格納メモリ２１は、断続
した印字パターン出力を行う場合には、１つのＲＡＭに
よって構成することも可能であり、また連続した印字パ
ターン出力を行う場合には、２つ以−ＦのＲＡ、　Ｍに
よって構成することも可能である。

レジスタ回路２２．２３は、パターン印字の際に、主制
御部２０の制御によって上記印字データ格納メモリ２１
から読み出された文字コード、書体コードの情報をそれ
ぞれ一時格納しており、レジスタ回路２２．２３に格納
された文字コードと書体コードは、後述するパターンド
ツト数格納メモリ２４のアドレス情報となると共に、コ
ード変換部２５に出力される。また、縦および横方向拡
大数は、図示しないレジスタ回路を介して後述するパタ
ーン制御部２７に、水平および垂直方向印字位置、回転
方向の情報は、図示しないレジスタ回路を介して印字パ
ターンの格納制御を行うアドレス制御部に出力される。

パターンドツト数格納メモリ２４は、レジスタ回路２２
．２３から入力する文字コードと書体コトをアドレス情
報とし、当該アドレス情報に対応した文字パターンおよ
びバーコードパターンの縦および横方向の有効ドツト数
の情報を格納する、いわゆるデュアルポートのＲＡＭま
たは通常のＲＡＭにアドレスバスとデータバスの選択器
を付加してなるメモリからなっており、ＣＰＵ］、Ｏと
主制御部２０からの情報の読み出しと書き込みか行える
ようになっている。実施例では、パターンドツト数格納
メモリ２４は、第５図に示すように、コード／有効ドツ
ト変換ＲＡＭからなり、例えば縦および横方向それぞれ
８ビツト（ＨＤＯＴＯ〜ＨＤＯＴ７、ＶＤＯＴＯ〜ＶＤ
ＯＴ７）の有効ｌ・ット数の情報を持ち、２５６Ｘ２５
６ドツトまでのパターンの定義か可能である。パターン
印字の際には、アドレス情報として文字コー１’（Ｃ０
８〜Ｃ１５）のうちの上位バイトの文字コーＦ’（Ｃ０
８〜Ｃｌ０１Ｃ１２〜Ｃ１５）と４ビツトの書体コード
（８００〜８０３）から」二記有効ドツト数の情報（Ｈ
ＤＯＴＯ〜ＨＤＯＴ７、ＶＤＯＴＯ〜ＶＤＯＴ７）を読
み出し、後述するパターン制御部２７に出力している。

このパターン印字の際には、主制御部２０からビジー信
号か入力しており、ＣＰＵｌ０からの読み出しおよび書
き込みが禁止されている。また、ＣＰＵｌ０からの読み
出しまたは書き込みの際には、文字コードと書体コトに
応じてアドレス情報（ＡＢＯＩ〜Ａ、Ｂ１１．）を指定
し、コントロール信号によってデータ（ＤＢ００〜ＤＢ
　ｌ　５）の読み出しまたは書き込みを行っている。

なお、上記文字コードの上位ハイド（Ｃ０８〜Ｃ１５）
は、第１表に示すように、 第１表 第２表 と定義され、他のコードは、異常コードとして処理され
る。また、バーコードの文字コード（００８〜Ｃ１５）
は、バーコードのコード種を示すもので、これによりコ
ード種ごとに異なって設定されているバーコードの横方
向の有効ドツト数を認識することかできる。また、文字
コードの下位バイト（ＣＯＯ−Ｃ０７）は、キャラクタ
を示すコードである。

また、書体コードは、第２表に示すように、と定義され
、ここでバーコードの書体コードは、ナローバーのドツ
ト数（バーコード密度）に対応し、※は異常コードとし
て処理される。この定義により、本実施例では、漢字が
４書体、英数字か８書体、ＯＣＲ文字が１書体、キャラ
クタ数１６種類以下のバーコードが１６密度８種類、３
２種類以下のバーコードが１６密度８種類、６４種類以
下のバーコードが１６密度４種類および１２８２８種類
以下−コードが１６密度２種類を取り扱うことができる
。

コード変換部２５は、パターン印字の際に、ｌノシスタ
回路２２．２３から入力する文字コードと書体コードを
アドレス情報としてパターン発生部１３内の内部文字コ
ードを生成するＲＯＭであり、ＣＰＵｌ０と主制御部２
０からの情報の読み出しが行えるようになっている。本
実施例では、第６図に示すように、アドレス情報として
は文字コード（ＣＯＯ−Ｃ１５）と４ビツトの書体コー
ド（８００〜５Ｏ３）から１６ビツトの内部文字コード
（Ｉ００〜■１５）を生成してパターンアドレス格納メ
モリ２６に出力する。

パターンアドレス格納メモリ２６は、内部文字コードを
アドレス情報とし、当該アドレス情報に対応して文字パ
ターンおよびバーコードパターンが格納されているフォ
ントメモリ２８上の所定パターン情報の先頭の格納領域
を示す位置情報と、当該位置情報に対応する格納領域に
パターン情報が格納されているかどうかを示す情報（フ
ラグ）とを格納する、いわゆるデュアルポートのＲ，Ａ
　Ｍまたは通常のＲＡＭにアドレスバスとデータバスの
選択器を付加してなるメモリからなっており、ＣＰＵｌ
０と主制御部２０からの情報の読み出しと書き込みが行
えるようになっている。実施例では、パターンアドレス
格納メモリ２６内に格納されている情報は、例えば後述
するフォントメモリ２Ｂの格納領域を８メガワードとす
ると、２３ビツトの上記位置情報と１ビツトのフラグか
らなる２４ビツトの情報で、１文字分のパターン情報の
位置を示している。上記所定パターン情報の格納位置に
対応して読み出されたアドレス情報は、後述するパター
ン制御部２７に出力される。

パターン制御部２７は、第７図に示すように、主制御部
２０からの書込信号に同期して動作するカウンタ回路２
７ａ〜２７ｅ、上記カウンタ回路２７ａ〜２７ｅからの
出力信号を取り込み、七記出ノＪ信号に基ついてセレク
タ回路２７ｇ、２７＋］、レジスタ回路２７１１力ウン
タ回路２７ｊ、シフトレジスタ回路２７１（を動作制御
するコントローラ２７ｆ等から構成されている。

カウンタ回路２７ａ、２７ｄは、レジスタ回路からの横
方向および縦方向拡大数Ｘｍ、Ｙｍを格納しており、カ
ウンタ回路２７））は、１ワ一ド分のトソト数Ｃ（実施
例ではフォントメモリ２８の横方向のドツト数である１
６ドツト）を格納しており、カウンタ回路２７ｃ、２７
ｅは、パターンドツト数格納メモリ２４からのフォント
の横方向および縦方向の有効ドツト数Ｘｄ、Ｙ（］をそ
れぞれ格納している。カウンタ回路２７ａは、格納した
横方向拡大数の情報Ｘｍと、１ヒツトごと入力する書込
信号の数とか一致すると、カウント終了信号をカウンタ
回路２７ｂ、２７ｃに出力すると共に、−・致信号をコ
ントローラ２７ｆに出力する。

カウンタ回路２７ｂ、２７ｃは、入力するカウント終了
信号と、格納した情報とが一致すると、一致信号をコン
トローラ２７ｆに出力し、カウンタ回路２７ｃはこれと
共に、カウンタ回路２７ｄにカウント終了信号を出力す
る。カウンタ回路２７ｄは、入力するカウント終了信号
と、格納した縦方向拡大数の情報とか一致すると、一致
信号をコントローラ２７ｆに出力する。

コントローラ２７ｆは、セレクタ回路２７ｇ２７ｈルジ
スタ回路２７１１カウンタ回路２７ｊを介して取り込ん
だパターンアドレス格納メモリ２６からのアドレス情報
と、横方向および縦方向拡大数と、パターンドツト の横方向および縦方向の有効ドツト数に応じてフォント
メモリ２８からパターン情報（フォント）をシフトレジ
スタ回路２７ｋに読み出し、」二記読み出したフォント
をシフトレジスタ回路２７ｋから１ビツトづつアドレス
制御部に出力する上記パターン情報の拡大処理を行う。

フォントメモリ２８は、文字およびバーコードのパター
ンを格納する、いわゆるデュアルポートのＲＡＭまたは
通常のＲ　、Ａ　Ｍにアドレスバスとブタバスの選択器
を付加してなるパターン情報格納メモリからなっており
、ｃｐｕｔｏと主制御部２０からの情報の読み出しと書
き込みが行えるようになっている。実施例では、フォン
トメモリ２８は、１６ビツトのデータ幅で８メガワード
の記憶容量を持っており、−Ｆ記フォントメモリ２８に
格納されるパターン情報は、第８図に示すように、縦有
効ドツト数かへ４、横有効ドツト数かＤとすると、第９
図に示すような１６ドツトごとの状態で」−記パターン
情報を格納している。そして、フォントメモリ２８は、
パターン印字の際には、パターン制御部２７からのアド
レス情報に応じたパターン情報をパターン制御部２７に
出力し、また、フォントメモリ２８内のパターン情報の
書き込み／読み出しの際には、パターン制御部２７から
のアドレス情報に応したパターン情報を図示しないレジ
スタ回路を介して人出力している。

次に、本発明に係るパターン発生装置のパターン発生動
作について説明する。

フォントメモリ２８からパターン情報を読み出すには、
主制御部２０は、ＣＰＵＩＯからフォントメモリ２８内
のパターン情報の読み出し命令を受は取ると、各制御部
とメモリを制御してフォントメモリ２日の読み出し処理
を行わせる。ます、主制御部２０は、レジスタ回路２２
．２３に印字データ格納メモリ２１から文字コードおよ
び書体コードの情報を格納させた後、所定のタイミング
でパターンドツト 変換部２５に出力させると共に、横方向および縦方向拡
大数を図示しないレジスタ回路を介してパターン制御部
２７に出力させる。次に、パターンドツト数格納メモリ
２４からは、上記レジスタ回路２２．２３からの文字コ
ードおよび書体コードをアドレス情報として対応する横
方向およＯ・縦方向の有効ドツト数の情報をパターン制
御部２７に出力させ、コード変換部２５からは、上記文
字コ−Ｆおよび書体コードに対応する内部文字コードを
出力させる。また、上記内部文字コードをアドレス情報
としてパターンアドレス格納メモリ２６からはパターン
先頭アドレスの情報が出力される。

パターン制御部２７は、上記パターンアドレス格納メモ
リ２６からのパターン先頭アドレス情報を取り込むと、
パターン先頭アドレス情報に応じたフォントメモリ２８
のアドレス情報と、縦および横方向拡大数を参照しなが
ら主制御部２０からの制御信号に同期して１ビツトづつ
書き込み用のパターン情報をアドレス制御部に出力する
。

次に、上記パターン制御部２７の動作を第１０図ないし
第１２図のフローチャートに基づき詳細に説明する。な
お、実施例では、第９図に示したパターン情報をビット
マツプメモリへ書き込むものとし、例えば横方向拡大数
Ｘｍを“３”、縦方向拡大数Ｙｍを“２”、■ワードの
ドツト数Ｃを１６ドツトとする。

まず、パターン制御部２７は、横方向拡大数Ｘｍをカウ
ンタ回路２７ａに、■ワードのドツト数Ｃをカウンタ回
路２７ｂに、横方向の有効ドツト数Ｘｄをカウンタ回路
２７ｃに、縦方向拡大数Ｙｍをカウンタ回路２７ｄに、
縦方向の有効ドツト数Ｙｄをカウンタ回路２７ｅにそれ
ぞれ格納する。

このとき、セレクタ回路２７ｇは、出力可能状態とし、
レジスタ回路２７ｉには、コントローラ２７ｆからの制
御信号により、パターンアドレス格納メモリ２６から出
力された文字またはバーコードのパターン先頭アドレス
（第９図に示した最初の１ワ一ド分の記憶領域ｌを示す
アドレス）を格納する（ステップ１０１）。このレジス
タ回路２７ｉに格納されたアドレスをＡｒとする。また
、コントローラ２７ｆの制御信号によって、レジスタ回
路２７ｉに格納されたアドレスＡｒをカウンタ回路２７
ｊに格納する。このカウンタ回路２７ｊに格納されたア
ドレスをＡｃとする。そして、カウンタ回路２７ｊに格
納した値Ａをフォントメモリ２８のアドレス情報とし、
上記アドレス情報Ａに応じてフォントメモリ２８から読
み出した１６ビツトのパターン情報（記憶領域１のパタ
ーン情報）をシフトレジスタ回路２７ｋに格納する（ス
テラプ１０２）。この後、セレクタ回路２７ｇは出力不
可能状態とし、セレクタ回路２７ｈは出力可能状態とす
る。従って、レジスタ回路２７ｉには、セレクタ回路２
７ｈを介してカウンタ回路２７ｊの出力が入力される。

次に、主制御部２０から書き込み信号が１ビツト出力さ
れると（ステップ１０３）カウンタ回路２７ａの横方向
拡大数Ｘｍを１つ減算する（ステップ１０４）。実施例
では、Ｘｍは“３”なので、シフトレジスタ回路２７ｋ
からは最初のワード（記憶領域１のパターン情報）の最
上位ビット、つまり第１５ビツトのパターン情報が１ビ
ツトづつ３回読み出されてアドレス制御部に出力され、
Ｘｍは上記パターン情報の読み出しのたびに減算される
。そして、カウンタ回路２７ａの横方向拡大数Ｘｍが書
き込み信号と一致して“０”になるまでステップＩＯ・
３からの動作を繰り返し行い（ステップ１０’５）、上
記横方向拡大数Ｘｍが“０”になると、横方向拡大数Ｘ
ｍをカウンタ回路２７ａに再びセットする（ステップ１
０６）。

次に、第１１図において、カウンタ回路２７ａにＸｍか
セットされると、カウンタ回路２７ａはコントローラ２
７ｆに信号を出力すると共に、カウンタ回路２７ｂおよ
びカウンタ回路２７ｃにカウント終了信号を出力する。

コントローラ２７ｆは、上記出力信号を取り込むと、シ
フトレジスタ回路２７に内のパターンデータを１ビツト
シフトする（ステップ１０７）。また、カウンタ回路２
７ｂおよびカウンタ回路２７ｃは、上記カウント終了信
号が出力されるたびにドツト数Ｃおよび有効ドツト数Ｘ
ｄをそれぞれ１減算しくステップ１０８．１Ｏ９）、そ
の結果、ドツト数Ｃおよび有効ドツト数Ｘｄが“０”に
なったかどうか判断する（ステップ１１０．１１１）。

ここで、ドツト数Ｃおよび有効ドツト数Ｘｄが共に“０
”でない場合には、ステップ１０３に戻って、上記動作
を繰り返して行い、シフトレジスタ回路２７ｋからは第
１４ビツトから第０ビツトまで順にパターン情報が３回
読み出されてアドレス制御部に出力される。また、上記
動作を繰り返した後に、カウンタ回路２７ｂ内のドツト
数Ｃが“０”、すなわち上記読み出しているパターン情
報が１ワードのドツト数である１６ドツトに達した場合
（この例では、第Ｏビットのパターン情報が３回読み出
されたとき）には、１ワ一ド分のパターン情報（記憶領
域ｌのパターン情報の最後の情報）の読み出しが終了し
たものと判断して、ドツト数Ｃ（１６ドツト）をカウン
タ回路２７ｂに再ひセットしくステップ１．１２）、カ
ウンタ回路２７ｃ内の有効ドツト数Ｘｄが“０″になっ
たかどうか判断する（ステップ１１３）。

ここで、カウンタ回路２７ｂにＣがセットされ、有効ド
ツト数Ｘｃｌが“０”でない場合、すなわち次の１ワ一
ド分のパターン情報（記憶領域２のパターン情報）の読
み出しが可能で、まだ有効ドツト数に達していない場合
には、カウンタ回路２７ｂからコントローラ２７ｆに信
号が出力され、ステップ１０２に戻る。コントローラ２
７ｆは、上記出力信号を取り込むと、カウンタ回路２７
ｊのアドレス情報Ａｃに１加算しくステップ１１４）、
上記加算したアドレス情報に対応したパターン情報（１
ワ一ド分の記憶領域２のパターン情報）を読み出してシ
フトレジスタ回路２７１（に格納し、ステップ１０３以
下の動作を上記と同様に行う。

そして、横方向の有効ドツト数がＸｄに達する、すなわ
ちステップ１１１または１１３において、カウンタ回路
２７ｃ内のＸｄが“０”になると、横方向の拡大（記憶
領域１−Ｎまでのパターン情報の拡大）が終了したと判
断してカウンタ回路２７ｃにＸｄを再びセットする（ス
テップ１１５）。

次に、第１２図において、カウンタ回路２７ｃにＸｄが
セットされると、カウンタ回路２１ｄにカウント終了信
号が出力される。上記カウント終了信号により、カウン
タ回路２７ｄは、縦方向の拡大数Ｙｍを１減算しくステ
ップ１　］　６）　、その結果、縦方向の拡大数Ｙｍが
“０”になったかどうか判断する（ステップ１１７）。

この実施例では、縦方向の拡大率は、“２”なので、カ
ウンタ回路２７ｄ内のＹｍか“０″でない場合には、カ
ウンタ回路２７ｃからコントローう２７ｆに信号が出力
される。コントローラ２７ｆは、上記出力信号を取り込
むと、レジスタ回路２７ｉ内に格納されている上記先頭
アドレス情報Ａｒを再びカウンタ回路２７ｊにセットす
る（ステップ１１８）。そして、ステップ１０２に戻り
、コントローラ２７ｆは、Ａｃをフォントメモリ２８の
アドレス情報として読み出した１６ビツトのバタン情報
（記憶領域ｌのパターン情報）をシフトレジスタ回路２
７ｋに格納し、ステップ１０３以下の動作を上記と同様
に行う。そして、縦方向の拡大数がＹｍに達する、すな
わちステップ１１７において、Ｙｍが“０”になると、
縦方向の拡大が終了したと判断してカウンタ回路２７ｄ
にＹｍを再ひセットし、信号をコントローラ２７ｆに出
力すると共に、カウンタ回路２７ｅにカウント終了信号
を出力する（ステップ１１９）。

コントローラ２７ｆは、上記出力信号を取り込むと、カ
ウンタ回路２７ｊのアドレス情報Ａｃに１加算すると共
に、セレクタ回路２７１１を介し°ＣＣレジスフ路２７
１に上記加算したアドレス情報Ａｃ＋１を格納する（ス
テップ１２０）。また、上記カウント終了信号により、
カウンタ回路２７ｅは、縦方向の有効ドツト数Ｙｄを１
減算しくステップ１２１）、その結果、有効ドツト数Ｙ
ｄが“Ｏ”になったかどうか判断する（ステップ１２２
）。

ここで、有効ドツト数Ｙｄが“０”でない場合には、ス
テップ１１８に戻って、レジスタ回路２７１のアドレス
情報をカウンタ回路２７ｊに格納して上記動作を繰り返
す。また、Ｙｄが“０”の場合には、１の文字またはバ
ーコードのパターン情報の読み出しが終了したものと判
断して、」二記動作を終了する。

これにより、アドレス制御部には、シフトレジスタ回路
２７ｋから拡大処理の施されたパターン情報が入力する
こととなり、アドレス制御部は、印字データ格納メモリ
２１から取り込んた水平および垂直方向の印字位置（印
字開始位置）情報と回転方向の情報に応じてビットマツ
プメモリの水平方向アドレスと垂直方向アドレスとを操
作して上記入力したパターン情報をビットマップメモリ
に書き込むことができる。

従って、本実施例では、コード変換部によって文字コー
ドと書体コードとから変換された内部文字コードに対応
するアドレス情報と、パターンドツト数格納メモリから
読み出された該当印字パターンの縦および横方向の有効
ドツト数とから所定のパターン情報を読み出し、上記パ
ターン情報および読み出された印字データの拡大率に基
づき、パターン制御部が所定パターン情報を発生するこ
とができるので、パターン情報を効率よく格納すると共
に、任意の拡大率で所定パターン情報を読み出すことが
可能になる。

（発明の効果） 以上説明したように、本発明では、指定されたアドレス
情報に対応する所定のパターン情報を読み出し、該パタ
ーン情報に応した印字パターンを発生するパターン発生
装置において、前記パターン情報を格納するパターン情
報格納手段と、前記印字パターンの文字コード、書体コ
ードを有する印字データを格納する印字データ格納手段
と、前記印字パターンの有効ドツト数を記憶する有効ド
ツト数記憶手段と、指定された印字パターンに応じて前
記印字データ格納手段から所定印字データを読み出す印
字データ読出制御手段と、前記読み出された印字データ
の文字コードと書体コードに応じて有効ドツト数記憶手
段から対応する有効ドツト数を読み出すドット数読出制
御手段と、前記文字コードと書体コードを内部文字コー
ドに変換するコード変換手段と、前記変換された内部文
字コードに対応するアドレス情報および前記読み出され
た有効ドツト数から所定のパターン情報を読み出すパタ
ーン情報読出制御手段とを具えたので、パターン発生に
必要な有効ドツト数とアドレス情報によってメモリに格
納された任意のドツト構成の各書体ごとの文字フォント
およびナロードツト数のバーコードパターン情報を読み
出し、メモリの記憶領域を効率良く使用することができ
る。

【図面の簡単な説明】

第１図は、本発明に係るパターン発生装置を用いた印字
装置の概略構成を示す構成ブロック図、第２図は第１図
に示したパターン発生部の構成を示す構成ブロック図、
第３図は本発明に係る印字データ格納メモリの一実施例
を示す構成ブロック図、第４図は本発明に係る印字デー
タ格納メモリに格納される印字データの一実施例を示す
構成図、第５図は同じくパターンドツト数格納メモリの
一実施例を示す構成図、第６図は同じくコード変換器の
一実施例を示す構成図、第７図は同じくパターン制御部
の構成を示す構成ブロック図、第８図は同じくフォント
メモリに格納されるパターン情報の縦および横有・効ド
ツト数を示す図、第９図はフォントメモリに格納される
パターン情報の一実施例を示す構成図、第１０図ないし
第１２図は第７図に示したパターン制御部におけるパタ
ーン情報の拡大処理動作を説明するためのフローチャー
トである。 １０・・・制御部（ＣＰＵ）　、ｌ　３・・・パターン
発生部、１４・・・印字部（プリンタ）、２０・・・主
制御部、２１・・・印字データ格納メモリ、２２．２３
・・・レジスタ回路、２４・・・パターンドツト数格納
メモリ、２５・・・コード変換部、２６・・・パターン
アドレス格納メモリ、２７・・・パターン制御部、２Ｂ
・・・フォントメモリ。

Claims (2)

【特許請求の範囲】
1. （１）指定されたアドレス情報に対応する所定のパター
   ン情報を読み出し、該パターン情報に応じた印字パター
   ンを発生するパターン発生装置において、前記パターン
   情報を格納するパターン情報格納手段と、前記印字パタ
   ーンの文字コード、書体コードを有する印字データを格
   納する印字データ格納手段と、前記印字パターンの有効
   ドット数を記憶する有効ドット数記憶手段と、指定され
   た印字パターンに応じて前記印字データ格納手段から所
   定印字データを読み出す印字データ読出制御手段と、前
   記読み出された印字データの文字コードと書体コードに
   応じて有効ドット数記憶手段から対応する有効ドット数
   を読み出すドット数読出制御手段と、前記文字コードと
   書体コードを内部文字コードに変換するコード変換手段
   と、前記変換された内部文字コードに対応するアドレス
   情報および前記読み出された有効ドット数から所定のパ
   ターン情報を読み出すパターン情報読出制御手段とを具
   えたことを特徴とするパターン発生装置。
2. （２）前記有効ドット数記憶手段は、各文字および書体
   ごとに印字パターンの縦方向および横方向の構成ドット
   数を示すパターン情報を格納する手段であることを特徴
   とする請求項１記載のパターン発生装置。