JPH0486696A - 画像表示装置のアドレス算出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 同一種類の複数の表示用メモリから読み出される画像デ
ータを合成して表示する画像表示装置で使用されるアド
レス算出回路に関し、 少ないハードウェア量でもって各ライン上の表示開始位
置のアドレス情報を算出できるようにすることを目的と
し、 各々の表示用メモリ上の表示スタートアドレス情報をラ
ッチする第１のランチ群と、第１へのランチ群の保持値
と前ライン上のラインスタートアドレス情報とを入力と
して、入力値のいずれか１つを選択出力する第１のマル
チプレクサと、各々の表示用メモリ上のラインメモリ幅
情報をラッチする第２のラッチ群と、第２のラッチ群の
保持値のイスれか１つを選択出力するとともに、いずれ
も選択しないときにはゼロ値を出力する第２のマルチプ
レクサと、２つのマルチプレクサの出力値を加算する加
算器と、２つのマルチプレクサを制御することで、加算
器が各々の表示用メモリの各ラインのラインスタートア
ドレス情報を算出していくよう処理する制御回路とを備
えるよう構成する。

〔産業上の利用分野〕

本発明は、同一種類の複数の表示用メモリから読み出さ
れる画像データを合成して表示する画像表示装置で使用
されて、表示用メモリをアクセスするためのアドレス情
報を算出する画像表示装置のアドレス算出回路に関し、
特に、少ないハードウェア量でもって各ライン上の表示
開始位置のアドレス情報を算出できるようにする画像表
示装置のアドレス算出回路に関するものである。

パーソナルコンピュータ等のデータ処理装置では、文字
等のテキストと図形等のグラフインクとを重ね合わせて
合成して出力していくという処理を実行していくことに
なる。このようなデータ処理装置の画像データ表示機能
は、データ処理装置の実用性を高めていくためにも、少
ないハードウェア量でもって実現できるようにしていく
必要があるのである。

〔従来の技術〕

従来のデータ処理装置の画像データ表示機能では、テキ
ストについてはコードに従って文字フォントパターンを
生成していくことで画像データを生成していくように処
理していた。そして、このように生成されるテキストの
画像データとピントマツプメモリから読み出されるグラ
フインクの画像データとを重ね合わせていくことで、テ
キストとグラフィックとの合成処理を実行していくよう
処理していたのである。

〔発明が解決しようとする課題〕

しかしながら、コードに従ってテキストの画像データを
生成していくという方法では、文字の大きさや種類が限
られてしまい、所望の合成画像を表示できないという問
題点があった。

このような問題点を解消してい（１つの方法として、テ
キストについてもビットマツプメモリに展開していくと
いう構成を採って、ビットマツプメモリ同士に展開され
るテキストとグラフィックとを直接合成していくという
方法を採っていくことが考えられる。しかしながら、こ
のような方法を単純に採用すると、ビットマツプメモリ
をアクセスするためのアドレス情報の算出のために用意
されるアドレス算出回路の構成が複雑となって、ハード
ウェア量が増加してしまうという新たな問題点がでてく
ることになる。すなわち、具体的に説明するならば、ピ
ントマツプメモリをアクセスするために必要となる各ラ
イン上の表示開始アドレスを算出するための加算器が、
ピントマツプメモリの個数分必要になるためにハードウ
ェア量が増加してしまうのである。

本発明はかかる事情に鑑みてなされたものであって、同
一種類の複数の表示用メモリをアクセスする場合に必要
となるライン上の表示開始位置を、少ないハードウェア
量でもって算出できるようにする新たな画像表示装置の
アドレス算出回路の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は本発明により構成されるアドレス算出回路、
２−ｉ（ｉ＝１〜ｎ）は同一種類に従って複数備えられ
る表示用メモリである。このアドレス算出回路１は、各
表示用メモリ２−ｉをアクセスするためのアドレス情報
を算出して、表示用メモリ２−ｉに与えていくよう処理
する。

本発明のアドレス算出回路１は、各々の表示用メモリ２
−ｉ上の表示スタートアドレス情報（表示領域の表示開
始位置を指定する）をラッチする表示スタートレジスタ
１Ｏ−ｉ（ｉ＝１〜ｎ）により構成される第１のラッチ
回路群１１と、この第１のラッチ回路群１１の保持値と
前ライン上のラインスタートアドレス情報（表示領域の
ライン上の表示開始位置を指定する）とを人力として、
入力値のいずれか１つを選択出力する第１のマルチプレ
クサ１２と、各々の表示用メモリ２−４上のラインメモ
リ幅情報（表示領域の表示幅情報を指定する）をランチ
するラインメモリ幅レジスタ１３−１（ｉ−１〜ｎ）に
より構成される第２のラッチ回路群１４と、この第２の
ラッチ回路群１４の保持値のいずれか１つを選択出力す
るとともに、いずれの保持値も選択しないときにはゼロ
値を出力する第２のマルチプレクサ１５と、第１のマル
チプレクサ１２の出力値と第２のマルチプレクサ１５の
出力値とを加算して出力する加算器１６と、表示用メモ
リ２−４対応に備えられて、加算器１６の加算値として
算出されるラインスタートアドレス情報を保持するライ
ンスタートレジスタ１７−１（ｉ−１〜ｎ）と、表示用
メモリ２−ｉ対応に備えられて、ラインスタートレジス
タ１７−１の保持値を起点にして表示クロックが入力さ
れる度毎に計数値をカウントアツプして対応の表示用メ
モリ２−ｉに与える表示アドレスカウンタ１Ｂ−ｉ（ｉ
＝１〜ｎ）と、第１及び第２のマルチプレクサ１２゜１
５とラインスタートレジスタ１７−１と表示アドレスカ
ウンタ１８−１とを制御する制御回路１９とを備えるよ
う構成する。ここで、表示スタートレジスタ１０−１に
設定される表示スタートアドレス情報と、ラインメモリ
幅レジスタ１３−１に設定されるラインメモリ幅情報と
は、固定的な値が設定されたり、あるいはＣＰＵからラ
イトされる値が設定されたりすることになる。

〔作用〕

本発明では、制御回路１９は、ｎ個備えられる表示用メ
モリ２−ｉの第ｉラインをアクセスするときには、先ず
最初に、第１のマルチプレクサ１２を制御することで、
第１のマルチプレクサ１２から第１番目のラインスター
トレジスタ１７−１の保持するラインスタートアドレス
情報を出力させるとともに、第２のマルチプレクサ１５
を制御することで、第２のマルチプレクサ１５から第２
のランチ回路群１４の第１番目のラインメモリ幅レジス
タ１３−１の保持するラインメモリ幅情報を出力させる
。そして、第１番目のラインスタートレジスタ１７−１
にランチ信号を送出することで、加算器１６の加算処理
により求められるこの第１及び第２のマルチプレクサ１
２．１５の出力値の加算値を、この第ｉラインのライン
スタートアドレス情報としてラッチさせるとともに、第
１番目の表示アドレスカウンタ１８−１にラッチ信号を
送出することで、第１番目のラインスタートレジスタ１
７−１にラッチさせたラインスタートアドレス情報を、
第１番目の表示アドレスカウンタ１８−１にラッチさせ
る処理を実行する。

ここで、この処理にあって、この第ｉラインが表示領域
の表示開始位置である場合には、制御回路１９は、第１
のマルチプレクサ１２を制御することで、第１のマルチ
プレクサ１２から第１のラッチ回路群１１の第１番目の
表示スタートレジスタ１０−１の保持する表示スタート
アドレス情報を出力させるとともに、第２のマルチプレ
クサ１５を制御することで、第２のマルチプレクサ１５
からゼロ値を出力させるよう処理していくことになる。

以下、制御回路１９は、この一連の制御処理をｎ個備え
られるラインメモリ幅レジスタ１３−１に対応して実行
していくことで、ｎ個備えられる表示アドレスカウンタ
１８−１に合成対象の表示領域の第ｉラインのラインス
タートアドレス情報をセットしていく処理を実行する。

このようにして、ラインスタートアドレス情報がセット
されると、各表示アドレスカウンタ１８−１は、人力さ
れてくる表示クロックに従って計数値を順次カウントア
ツプしていくことで、表示用メモリ２−ｉに対して表示
領域の第ｉラインのアクセスのためのアドレス情報を与
えていくよう処理することになる。そして、制御回路１
９は、表示アドレスカウンタ１Ｂ−ｉによる第ｉライン
のアドレス発生処理が終了すると、第１及び第２のマル
チプレクサ１２，１５を制御していくことで、次の第（
ｉ＋１）ラインの処理に入るよう処理していく。

このように、本発明によれば、１個の加算器１６でもっ
て複数の表示用メモリ２−ｉをアクセスするために必要
となるアドレス情報を算出できるようになるのである。

〔実施例〕

以下、実施例に従って本発明の詳細な説明する。

第２図に、本発明の一実施例を図示する。図中、第１図
で説明したものと同じものについては同一の記号で示し
である。ここで、この実施例では、表示用メモリ２−ｔ
としてテキスト用のビットマツプメモリとグラフィック
用のビットマツプメモリとの２個を想定しているので、
表示スタートレジスタ１０−ｉ、ラインメモリ幅レジス
タ１３−１、ラインスタートレジスタ１７−１及び表示
アドレスカウンタ１８−１の個数もそれぞれ２個備えら
れることになる。

３は表示データ合成処理部であって、２個の表示用メモ
リ２−ｉから読み出される画像データを合成してデイス
プレィ装置に出力するもの、２０は共通ラインスタート
レジスタであって、加算器１６の加算結果を一時的にラ
ッチするもの、２１は表示クロック発生回路であって、
制御回路１９により制御されて所定の個数の表示クロッ
クを発生して表示アドレスカウンタ１８−１に与えるも
のである。ここで、この実施例の構成にあって、共通ラ
インスタートレジスタ２０とラインスタートレジスタ１
７−１とは、Ｄ型フリップフロップ回路を用いて構成す
ることも可能であるが、ゲート数を削減するためにラッ
チ素子を用いて構成していくことが好ましい。また、第
１図では省略しであるが、制御回路１９には、制御処理
の実行のために、水平同期信号、表示ライン信号、タイ
ミング生成用クロック等の信号が入力されることになる
。

次に、第３図に示すタイムチ苓−トを参照しつつ、この
ように構成される本実施例の動作処理について説明する
。

制御回路１９は、表示領域の１ライン目をアクセスする
ときには、第３図のタイムチャートの左欄に示すように
、第１のマルチプレクサ１２に対しては、最初に、第１
番目の表示スタートレジスタ１０−１の保持する表示ス
タートアドレス情報を加算器１６に出力するよう制御す
るとともに、次に、第２番目の表示スタートレジスタ１
０−２の保持する表示スタートアドレス情報を加算器１
６に出力するよう制御する。一方、第２のマルチプレク
サ１５に対しては、第１のマルチプレクサ１２が表示ス
タートアドレス情報を出力しているときにいずれのライ
ンメモリ幅レジスタ１３−１も選択しないように制御す
ることで、ゼロ値を加算器１６に出力するよう制御する
。

この制御処理を受けて、加算器１６は、第４図で示され
る合成対象の表示領域の表示開始位置を指定する表示ス
タートアドレス情報を加算値として順次出力していくこ
とになるので、制御回路１９は、共通ラインスタートレ
ジスタ２０に対してラッチ信号（第３図のＬＴＣＯＭ）
を送出していくことで、この表示スタートアドレス情報
を順次う・７チさせていく。そして、制御回路１９は、
第１番目のラインスタートレジスタ１７−１に対してラ
ッチ信号（第４図のＬＴＩ）を送出していくことで、共
通ラインスタートレジスタ２０に保持させた第１番目の
表示スタートレジスタ１０−１の表示スタートアドレス
情報をランチさせていくとともに、第２番目のラインス
タートレジスタ１７−２に対してラッチ信号（第４図の
ＬＴ２）を送出していくことで、共通ラインスタートレ
ジスタ２０に保持させた第２番目の表示スタートレジス
タ１０−２の表示スタートアドレス情報をラッチさせて
いく。

このようにして２つのラインスタートレジスタ１７−１
に表示スタートアドレス情報をセットすると、続いて、
制御回路１９は、表示クロック発生回路２１を制御する
ことで、表示アドレスカウンタ１８−１がラインスター
トレジスタ１７−１にう。

チされた表示スタートアドレス情報を起点にして計数値
をカウントアツプしていくよう制御することで、表示用
メモリ２−ｉ上に展開される表示領域の１ライン目の画
像データのアクセスのためのアドレス情報を生成してい
くよう制御し、これを受けて、表示用メモリ２−ｉはこ
の生成されたアドレス情報に従ってアクセスされて、表
示データ合成処理部３に対して合成対象の画像データを
送出していくよう処理することになる。

制御回路１９は、表示領域の１ライン目のアクセスのた
めのアドレス情報の生成が終了すると、次に、表示領域
の２ライン目をアクセスするときには、第３図のタイム
チャートの右欄に示すように、第１のマルチプレクサ１
２に対しては、最初に、第１番目のラインスタートレジ
スタ１７−１の保持する表示スタートアドレス情報を加
算器１６に出力するよう制御するとともに、次に、第２
番目のラインスタートレジスタ１７−２の保持する表示
スタートアドレス情報を加算器１６に出力するよう制御
する。一方、第２のマルチプレクサ１５に対しては、第
１のマルチプレクサ１２が第１番目のラインスタートレ
ジスタ１７−１の表示スタートアドレス情報を出力して
いるときには、第１番目のラインメモリ幅レジスタ１３
−１の保持するラインメモリ幅情報を加算器１６に出力
するよう制御するとともに、第１のマルチプレクサ１２
が第２番目のラインスタートレジスタ１７−２の表示ス
タートアドレス情報を出力しているときには、第２番目
のラインメモリ幅レジスタ１３−２の保持するラインメ
モリ幅情報を加算器１６に出力するよう制御する。

この制御処理を受けて、加算器１６は、第４図で示され
る合成対象の表示領域の２ライン目の表示開始位置を指
定するラインスタートアドレス情報を加算値として順次
出力していくことになるので、制御回路１９は、１ライ
ン目の制御処理と同様の処理を実行していくことで、第
１番目のラインスタートレジスタ１７−１に対して対応
の２ライン目のラインスタートアドレス情報をう、チさ
せていくとともに、第２番目のラインスタートレジスタ
１７−２に対して対応の２ライン目のラインスタートア
ドレス情報をラッチさせていく。そして、表示クロック
発生回路２１を制御することで、表示用メモリ２−４上
に展開される表示領域の２ライン目の画像データをアク
セスするためのアドレス情報を生成していくよう制御す
る。

以下、制御回路１９は、表示領域の２ライン目以陵のラ
インに対して、この２ライン目に対して行ワた一連の制
御処理を繰り返してい（ことで、表示用メモリ２−ｉ上
に展開される表示領域の２ライン目以降の画像データの
アクセスのためのアドレス情報を生成していくよう制御
することになる。

このように、本発明では、複数用意される表示用メモリ
２−ｉをアクセスするときに必要となるラインスタート
アドレス情報（前ラインのラインスタートアドレス情報
とラインメモリ幅情報との加算値により決定される）を
、１個の加算器１６でもって算出できるようになるのＪ
ある。

［発明の効果］ 以上説明したように、本発明によれば、１個の加算器で
もって複数の表示用メモリをアクセスするために必要と
なるアドレス情報を算出できるようになる。これから、
ビットマツプメモリ同士に展開されるテキストとグラフ
ィックとを直接合成していくという画像処理方式を採っ
ていく場合に、少ないハードウェア量でもってこれを実
現できるようになるのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図は第２図の実施例の動作処理のタイムチャート、 第４図は表示領域の説明図である。 図中、１はアドレス算出回路、２は表示用メモリ、３は
表示データ合成処理部、１０は表示スタートレジスタ、
１１は第１のラッチ回路群、１２は第１のマルチプレク
サ、１３はラインメモリ幅レジスタ、１４は第２のラッ
チ回路群、１５は第２のマルチプレクサ、１６は加算器
、１７はラインスタートレジスタ、１８は表示アドレス
カウンタ、１９は制御回路、２０は共通ラインスタート
レジスタ、２１は表示クロック発生回路である。 特許出願人　　株式会社　ピーエフニー化　理　人　　
弁理士　　森１）寛（外２名）表示

Claims (1)

1. 【特許請求の範囲】 同一種類の複数の表示用メモリから読み出される画像デ
   ータを合成して表示する画像表示装置に使用されて、表
   示用メモリをアクセスするためのアドレス情報を算出す
   る画像表示装置のアドレス算出回路であって、 各々の表示用メモリ上の表示スタートアドレス情報をラ
   ッチする第１のラッチ回路群（１１）と、該第１のラッ
   チ回路群（１１）の保持値と前ライン上のラインスター
   トアドレス情報とを入力として、入力値のいずれか１つ
   を選択出力する第１のマルチプレクサ（１２）と、 各々の表示用メモリ上のラインメモリ幅情報をラッチす
   る第２のラッチ回路群（１４）と、該第２のラッチ回路
   群（１４）の保持値のいずれか１つを選択出力するとと
   もに、いずれの保持値も選択しないときにはゼロ値を出
   力する第２のマルチプレクサ（１５）と、 上記第１及び第２のマルチプレクサ（１２、１５）の出
   力値を加算する加算器（１６）と、 上記第１及び第２のマルチプレクサ（１２、１５）を制
   御することで、上記加算器（１６）が各々の表示用メモ
   リの各ライン上のラインスタートアドレス情報を算出し
   ていくよう処理する制御回路（１９）とを備えることを
   、 特徴とする画像表示装置のアドレス算出回路。