JPH087570B2 - 画像表示装置のアドレス算出回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 同一種類の複数の表示用メモリから読み出される画像
データを合成して表示する画像表示装置で使用されるア
ドレス算出回路に関し、 少ないハードウェア量でもって各ライン上の表示開始
位置のアドレス情報を算出できるようにすることを目的
とし、 各々の表示用メモリ上の表示スタートアドレス情報を
ラッチする第１のラッチ回路群と、表示用メモリに対応
付けて設けられるラインスタートレジスタから構成され
るラインスタートレジスタ群と、第１のラッチ回路群の
保持値と、ラインスタートレジスタ群の保持値とを入力
として、入力値のいずれか１つを選択出力する第１のマ
ルチプレクサと、各々の表示用メモリ上のラインメモリ
幅情報をラッチする第２のラッチ回路群と、第２のラッ
チ回路群の保持値のいずれか１つを選択出力するととも
に、いずれの保持値も選択しないときにはゼロ値を出力
する第２のマルチプレクサと、第１及び第２のマルチプ
レクサの出力値を加算する加算器と、第１及び第２のマ
ルチプレクサを制御することで、加算器が各々の表示用
メモリの各ライン上のスタートアドレス情報を算出して
いくよう制御するとともに、その算出したスタートアド
レス情報を対応するラインスタートレジスタに保持させ
るよう制御する制御回路とを備えるよう構成する。

〔産業上の利用分野〕

本発明は、同一種類の複数の表示用メモリから読み出
される画像データを合成して表示する画像表示装置で使
用されて、表示用メモリをアクセスするためのアドレス
情報を算出する画像表示装置のアドレス算出回路に関
し、特に、少ないハードウェア量でもって各ライン上の
表示開始位置のアドレス情報を算出できるようにする画
像表示装置のアドレス算出回路に関するものである。

パーソナルコンピュータ等のデータ処理装置では、文
字等のテキストと図形等のグラフィックとを重ね合わせ
て合成して出力していくという処理を実行していくこと
になる。このようなデータ処理装置の画像データ表示機
能は、データ処理装置の実用性を高めていくためにも、
少ないハードウェア量でもって実現できるようにしてい
く必要があるのである。

〔従来の技術〕

従来のデータ処理装置の画像データ表示機能では、テ
キストについてはコードに従って文字フォントパターン
を生成していくことで画像データを生成していくように
処理していた。そして、このように生成されるテキスト
の画像データとビットマップメモリから読み出されるグ
ラフィックの画像データとを重ね合わせていくことで、
テキストとグラフィックとの合成処理を実行していくよ
う処理していたのである。

〔発明が解決しようとする課題〕 しかしながら、コードに従ってテキストの画像データ
を生成していくという方法では、文字の大きさや種類が
限られてしまい、所望の合成画像を表示できないという
問題点があった。

このような問題点を解消していく１つの方法として、
テキストについてもビットマップメモリに展開していく
という構成を採って、ビットマップメモリ同士に展開さ
れるテキストとグラフィックとを直接合成していくとい
う方法を採っていくことが考えられる。しかしながら、
このような方法を単純に採用すると、ビットマップメモ
リをアクセスするためのアドレス情報の算出のために用
意されるアドレス算出回路の構成が複雑となって、ハー
ドウェア量が増加してしまうという新たな問題点がでて
くることになる。すなわち、具体的に説明するならば、
ビットマップメモリをアクセスするために必要となる各
ライン上の表示開始アドレスを算出するための加算器
が、ビットマップメモリの個数分必要になるためにハー
ドウェア量が増加してしまうのである。

本発明はかかる事情に鑑みてなされたものであって、
同一種類の複数の表示用メモリをアクセスする場合に必
要となるライン上の表示開始位置を、少ないハードウェ
ア量でもって算出できるようにする新たな画像表示装置
のアドレス算出回路の提供を目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は本発明により構成されるアドレス算出回
路、２−ｉ（ｉ＝１〜ｎ）は同一種類に従って複数備え
られる表示用メモリである。このアドレス算出回路１
は、各表示用メモリ２−ｉをアクセスするためのアドレ
ス情報を算出して、表示用メモリ２−ｉに与えていくよ
う処理する。

本発明のアドレス算出回路１は、各々の表示用メモリ
２−ｉ上の表示スタートアドレス情報（表示領域の表示
開始位置を指定する）をラッチする表示スタートレジス
タ10−ｉ（ｉ＝１〜ｎ）により構成される第１のラッチ
回路群11と、この第１のラッチ回路群11の保持値と、後
述するラインスタートレジスタ群30の保持値（表示領域
のライン上の表示開始位置を指定する）とを入力とし
て、入力値のいずれか１つを選択出力する第１のマルチ
プレク12と、各々の表示用メモリ２−ｉ上のラインメモ
リ幅情報（表示領域の表示幅情報を指定する）をラッチ
するラインメモリ幅メジスタ13−ｉ（ｉ＝１〜ｎ）によ
り構成される第２のラッチ回路群14と、この第２のラッ
チ回路群14の保持値のいずれか１つを選択出力するとと
もに、いずれの保持値も選択しないときにはゼロ値を出
力する第２のマルチプレクサ15と、第１のマルチプレク
サ12の出力値と第２のマルチプレクサ15の出力値とを加
算して出力する加算器16と、表示用メモリ２−ｉ対応に
備えられるラインスタートレジスタ17−ｉ（ｉ＝１〜
ｎ）により構成されて、加算器16の加算値として算出さ
れるライン上のスタートアドレス情報を保持するライン
スタートレジスタ群30と、表示用メモリ２−ｉ対応に備
えられて、ラインスタートレジスタ17−ｉの保持値を起
点にして表示クロックが入力される度毎に計数値をカウ
ントアップして対応の表示用メモリ２−ｉに与える表示
アドレスカウンタ18−ｉ（ｉ＝１〜ｎ）と、第１及び第
２のマルチプレクサ12,15とラインスタートレジスタ17
−ｉと表示アドレスカウンタ18−ｉとを制御する制御回
路19とを備えるよう構成する。ここで、表示スタートレ
ジスタ10−ｉに設定される表示スタートアドレス情報
と、ラインメモリ幅レジスタ13−ｉに設定されるライン
メモリ幅情報とは、固定的な値が設定されたり、あるい
はCPUからライトされる値が設定されたりすることにな
る。

〔作用〕

本発明では、制御回路19は、ｎ個備えられる表示用メ
モリ２−ｉの第ｉラインをアクセスするときには、先ず
最初に、第１のマルチプレクサ12を制御することで、第
１のマルチプレクサ12から第１番目のラインスタートレ
ジスタ17−１の保持するラインスタートアドレス情報を
出力させるとともに、第２のマルチプレクサ15を制御す
ることで、第２のマルチプレクサ15から第２のラッチ回
路群14の第１番目のラインメモリ幅レジスタ13−１の保
持するラインメモリ幅情報を出力させる。そして、第１
番目のラインスタートレジスタ17−１にラッチ信号を送
出することで、加算器16の加算処理により求められるこ
の第１及び第２のマルチプレクサ12,15の出力値の加算
値を、この第ｉラインのラインスタートアドレス情報と
してラッチさせるとともに、第１番目の表示アドレスカ
ウンタ18−１にラッチ信号を送出することで、第１番目
のラインスタートレジスタ17−１にラッチさせたライン
スタートアドレス情報を、第１番目の表示アドレスカウ
ンタ18−１にラッチさせる処理を実行する。

ここで、この処理にあって、この第ｉラインが表示領
域の表示開始位置である場合には、制御回路19は、第１
のマルチプレクサ12を制御することで、第１のマルチプ
レクサ12から第１のラッチ回路群11の第１番目の表示ス
タートレジスタ10−１の保持する表示スタートアドレス
情報を出力させるとともに、第２のマルチプレクサ15を
制御することで、第２のマルチプレクサ15からゼロ値を
出力させるよう処理していくことになる。

以下、制御回路19は、この一連の制御処理をｎ個備え
られるラインメモリ幅レジスタ13−ｉに対応して実行し
ていくことで、ｎ個備えられる表示アドレスカウンタ18
−ｉに合成対象の表示領域の第ｉラインのラインスター
トアドレス情報をセットしていく処理を実行する。この
ようにして、ラインスタートアドレス情報がセットされ
ると、各表示アドレスカウンタ18−ｉは、入力されてく
る表示クロックに従って計数値を順次カウントアップし
ていくことで、表示用メモリ２−ｉに対して表示領域の
第ｉラインのアクセスのためのアドレス情報を与えてい
くよう処理することになる。そして、制御回路19は、表
示アドレスカウンタ18−ｉによる第ｉラインのアドレス
発生処理が終了すると、第１及び第２のマルチプレクサ
12,15を制御していくことで、次の第（ｉ＋１）ライン
の処理に入るよう処理していく。

このように、本発明によれば、１個の加算器16でもっ
て複数の表示用メモリ２−ｉをアクセスするために必要
となるアドレス情報を算出できるようになるのである。

〔実施例〕

以下、実施例に従って本発明を詳細に説明する。

第２図に、本発明の一実施例を図示する。図中、第１
図で説明したものと同じものについては同一の記号で示
してある。ここで、この実施例では、表示用メモリ２−
ｉとしてテキスト用のビットマップメモリとグラフィッ
ク用のビットマップメモリとの２個を想定しているの
で、表示スタートレジスタ10−ｉ、ラインメモリ幅レジ
スタ13−ｉ、ラインスタートレジスタ17−ｉ及び表示ア
ドレスカウンタ18−ｉの個数もそれぞれ２個備えられる
ことになる。

３は表示データ合成処理部であって、２個の表示用メ
モリ２−ｉから読み出される画像データを合成してディ
スプレイ装置に出力するもの、20は共通ラインスタート
レジスタであって、加算器16の加算結果を一時的にラッ
チするもの、21は表示クロック発生回路であって、制御
回路19により制御されて所定の個数の表示クロックを発
生して表示アドレスカウンタ18−ｉに与えるものであ
る。ここで、この実施例の構成にあって、共通ラインス
タートレジスタ20とラインスタートレジスタ17−ｉと
は、Ｄ型フリップフロップ回路を用いて構成することも
可能であるが、ゲート数を削減するためにラッチ素子を
用いて構成していくことが好ましい。また、第１図では
省略してあるが、制御回路19には、制御処理の実行のた
めに、水平同期信号、表示ライン信号、タイミング生成
用クロック等の信号が入力されることになる。

次に、第３図に示すタイムチャートを参照しつつ、こ
のように構成される本実施例の動作処理について説明す
る。

制御回路19は、表示領域の１ライン目をアクセスする
ときには、第３図のタイムチャートの左欄に示すよう
に、第１のマルチプレクサ12に対しては、最初に、第１
番目の表示スタートレジスタ10−１の保持する表示スタ
ートアドレス情報を加算器16に出力するよう制御すると
ともに、次に、第２番目の表示スタートレジスタ10−２
の保持する表示スタートアドレス情報を加算器16に出力
するよう制御する。一方、第２のマルチプレクサ15に対
しては、第１のマルチプレクサ12が表示スタートアドレ
ス情報を出力しているときにいずれのラインメモリ幅レ
ジスタ13−ｉも選択しないように制御することで、ゼロ
値を加算器16に出力するよう制御する。

この制御処理を受けて、加算器16は、第４図で示され
る合成対象の表示領域の表示開始位置を指定する表示ス
タートアドレス情報を加算値として順次出力していくこ
とになるので、制御回路19は、共通ラインスタートレジ
スタ20に対してラッチ信号（第３図のLTCOM）を送出し
ていくことで、この表示スタートアドレス情報を順次ラ
ッチさせていく。そして、制御回路19は、第１番目のラ
インスタートレジスタ17−１に対してラッチ信号（第４
図のLT1）を送出していくことで、共通ラインスタート
レジスタ20に保持させた第１番目の表示スタートレジス
タ10−１の表示スタートアドレス情報をラッチさせてい
くとともに、第２番目のラインスタートレジスタ17−２
に対してラッチ信号（第４図のLT2）を送出していくこ
とで、共通ラインスタートレジスタ20に保持させた第２
番目の表示スタートレジスタ10−２の表示スタートアド
レス情報をラッチさせていく。

このようにして２つのラインスタートレジスタ17−ｉ
に表示スタートアドレス情報をセットすると、続いて、
制御回路19は、表示クロック発生回路21を制御すること
で、表示アドレスカウンタ18−ｉがラインスタートレジ
スタ17−ｉにラッチされた表示スタートアドレス情報を
起点にして計数値をカウントアップしていくよう制御す
ることで、表示用メモリ２−ｉ上に展開される表示領域
の１ライン目の画像データのアクセスのためのアドレス
情報を生成していくよう制御し、これを受けて、表示用
メモリ２−ｉはこの生成されたアドレス情報に従ってア
クセスされて、表示データ合成処理部３に対して合成対
象の画像データを送出していくよう処理することにな
る。

制御回路19は、表示領域の１ライン目のアクセスのた
めのアドレス情報の生成が終了すると、次に、表示領域
の２ライン目をアクセスするときには、第３図のタイム
チャートの右欄に示すように、第１のマルチプレクサ12
に対しては、最初に、第１番目のライスタートレジスタ
17−１の保持する表示スタートアドレス情報を加算器16
に出力するよう制御するとともに、次に、第２番目のラ
インスタートレジスタ17−２の保持する表示スタートア
ドレス情報を加算器16に出力するよう制御する。一方、
第２のマルチプレクサ15に対しては、第１のマルチプレ
クサ12が第１番目のライスタートレジスタ17−１の表示
スタートアドレス情報を出力しているときには、第１番
目のラインメモリ幅レジスタ13−１の保持するラインメ
モリ幅情報を加算器16に出力するよう制御するととも
に、第１のマルチプレクサ12が第２番目ののラインスタ
ートレジスタ17−２の表示スタートアドレス情報を出力
しているときには、第２番目のラインメモリ幅レジスタ
13−２の保持するラインメモリ幅情報を加算器16に出力
するよう制御する。

この制御処理を受けて加算器16は、第４図で示される
合成対象の表示領域の２ライン目の表示開始位置を指示
するラインスタートアドレス情報を加算値として順次出
力していくことになるので、制御回路19は、１ライン目
の制御処理と同様の処理を実行していくことで、第１番
目のラインスタートレジスタ17−１に対して対応の２ラ
イン目のラインスタートアドレス情報をラッチさせてい
くとともに、第２番目のラインスタートレジスタ17−２
に対して対応の２ライン目のラインスタートアドレス情
報をラッチさせていく。そして、表示クロック発生回路
21を制御することで、表示用メモリ２−ｉ上に展開され
る表示領域の２ライン目の画像データをアクセスするた
めのアドレス情報を生成していくよう制御する。

以下、制御回路19は、表示領域の２ライン目以降のラ
インに対して，この２ライン目に対して行った一連の制
御処理を繰り返していくことで、表示用メモリ２−ｉ上
に展開される表示領域の２ライン目以降の画像データの
アクセスのためのアドレス情報を生成していくよう制御
することになる。

このように、本発明では、複数用意される表示用メモ
リ２−ｉをアクセスするときに必要となるラインスター
トアドレス情報（前ラインのラインスタートアドレス情
報とラインメモリ幅情報との加算値により決定される）
を、１個の加算器16でもって算出できるようになるので
ある。

〔発明の効果〕

以上説明したように、本発明によれば、１個の加算器
でもって複数の表示用メモリをアクセスするために必要
となるアドレス情報を算出できるようになる。これか
ら、ビットマップメモリ同士に展開されるテキストとグ
ラフィックとを直接合成していくという画像処理方式を
採っていく場合に、少ないハードウェア量でもってこれ
を実現できるようになるのである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図は第２図の実施例の動作処理のタイムチャート、 第４図は表示領域の説明図である。 図中、１はアドレス算出回路、２は表示用メモリ、３は
表示データ合成処理部、10は表示スタートレジスタ、11
は第１のラッチ回路群、12は第１のマルチプレクサ、13
はラインメモリ幅レジスタ、14は第２のラッチ回路群、
15は第２のマルチプレクサ、16は加算器、17はラインス
タートレジスタ、18は表示アドレスカウンタ、19は制御
回路、20は共通ラインスタートレジスタ、21は表示クロ
ック発生回路である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】同一種類の複数の表示用メモリから読み出
   される画像データを合成して表示する画像表示装置に使
   用されて、表示用メモリをアクセスするためのアドレス
   情報を算出する画像表示装置のアドレス算出回路であっ
   て、 各々の表示用メモリ上の表示スタートアドレス情報をラ
   ッチする第１のラッチ回路群（11）と、 表示用メモリに対応付けて設けられているラインスター
   トレジスタ（17）から構成されるラインスタートレジス
   タ群（30）と、 上記第１のラッチ回路群（11）の保持値と、上記ライン
   スタートレジスタ群（30）の保持値とを入力として、入
   力値のいずれか１つを選択出力する第１のマルチプレク
   サ（12）と、 各々の表示用メモリ上のラインメモリ幅情報をラッチす
   る第２のラッチ回路群（14）と、 上記第２のラッチ回路群（14）の保持値のいずれか１つ
   を選択出力するとともに、いずれの保持値も選択しない
   ときにはゼロ値を出力する第２のマルチプレクサ（15）
   と、 上記第１及び第２のマルチプレクサ（12,15）の出力値
   を加算する加算器（16）と、上記第１及び第２のマルチ
   プレクサ（12,15）を制御することで、上記加算器（1
   6）が各々の表示用メモリの各ライン上のスタートアド
   レス情報を算出していくよう制御するとともに、その算
   出したスタートアドレス情報を対応する上記ラインスタ
   ートレジスタ（17）に保持させるよう制御する制御回路
   （19）とを備えることを、特徴とする画像表示装置のア
   ドレス算出回路。