JPH0486943A - Exclusive control system for shared memory - Google Patents
Exclusive control system for shared memoryInfo
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は、共有メモリを介して通信する複数のプロセッ
サが同時に動作するマルチプロセッサ装置における共有
メモリの排他制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an exclusive control method for a shared memory in a multiprocessor device in which a plurality of processors communicating via a shared memory operate simultaneously.
（従来の技術）
従来、共有メモリを介して通信する複数のプロセッサが
同時に動作するマルチプロセッサ装置における共有メモ
リの排他制御を実現する機構は２つに大別される。これ
を以下に示す。(Prior Art) Conventionally, mechanisms for realizing exclusive control of a shared memory in a multiprocessor device in which a plurality of processors communicating via a shared memory operate simultaneously can be broadly classified into two types. This is shown below.
１ 、 Ｔｅ５ｔ ａｎｄ Ｓｅｔ、Ｒｅａｄ Ｍｏｄ
ｉｆｙ Ｗｒｉｔｅ、Ｆｅｔｃｈ ａｎｄＡｄｄ、Ｃｏ
ｎｐａｒｅ ａｎｄ Ｓｗａｐなど、読み込み、値操作
、再書き込みをメモリに対する不可分な動作として実現
する機械命令を設ける。1, Te5t and Set, Read Mod
ify Write, Fetch and Add, Co
Provide machine instructions such as npare and swap that implement reading, value manipulation, and rewriting as atomic operations on memory.
２、排他制御のための制御をもったハードウェアメモリ
を設け、そのメモリへの通常命令によるアクセスにより
排他制御を実現する。例えば、Ａｔｏｍｉｃ Ｌｏｃｋ
Ｈｅ１ｏｒｙでは、特定のメモリアドレスに対して読
み出しアクセス（ｒｅａｄアクセス）をした場合、その
メモリ内容をＣＰｔＪに渡すと同時にメモリ内部でハー
ドウェア的にそのアドレスの内容を１（ｌｏｃｋ状態）
にする。ロック（ｌｏｃｋ）状態のメモリへのｒｅａｄ
アクセスは、そのアドレスの内容が０（アンロック：ｕ
ｎｌｏｃｋ）になるまで待たされる。書き込みアクセス
（ｗｒｉｔｅアクセス）によりアドレスの内容を０にリ
セットされる。これにより、！ｐ他￥ｉ１１脚を実現す
るものである。これは、Ｔｅ５ｔ ａｎｄ Ｓｅｔのハ
ードウェアによる実装に相当する。2. A hardware memory with control for exclusive control is provided, and exclusive control is realized by accessing the memory by a normal instruction. For example, Atomic Lock
In He1ory, when a read access is made to a specific memory address, the contents of that memory are passed to CPtJ and at the same time, the contents of that address are set to 1 (locked state) by hardware inside the memory.
Make it. read from locked memory
When accessing, the content of the address is 0 (unlocked: u
nlock). The content of the address is reset to 0 by write access. With this,! This is to realize p and other ¥i11 legs. This corresponds to the hardware implementation of Te5t and Set.
（発明が解決しようとする課題）
近年、ＲＩＳＣプロセッサが背反したが、ＲＩＳＣプロ
セッサではパイプラインの乱れを敢小眼にするなめに１
命令に１メモリアクセスか１演算を基本とし、従来の技
術の欄の１に挙げた櫟に２メモリアクセスを不可分に実
行するものはＲＩＳＣの枠外になり実現しにくい。(Problem to be solved by the invention) In recent years, RISC processors have gone against the grain.
A system that basically requires one memory access or one operation per instruction, and indivisibly executes two memory accesses for each command listed in 1 of the prior art column is outside the scope of RISC and is difficult to implement.
一方、Ａｔｏｍｉｃ Ｌｏｃｋ Ｈｅｌ′１ｏｒｙでは
、メモリアドレス分の排他制御資源を実現することがで
きるが、ハードウェアが複雑になる。On the other hand, with Atomic Lock Hel'1ory, exclusive control resources for memory addresses can be realized, but the hardware becomes complicated.
プロセッサ数が少なく排他資源の競合の割合が少ないと
きには、排他制御資源は１つでよく、より実現の容易な
ハードウェア方式が望まれる。When the number of processors is small and the contention rate for exclusive resources is low, only one exclusive control resource is required, and a hardware system that is easier to implement is desired.
また、従来の共有メモリの排他制御方式では、操作した
い記憶域以外にロックのための記憶域を用意し、プログ
ラムには該記憶域に対する口・ｙり操作とアンロック操
作命令が追加されることになる。メモリアクセス時間に
対し計算速度が極めて速いＲＩＳＣプロセッサでは、こ
のようにメモリアクセス操作が増えることは望ましくな
い。In addition, in the conventional shared memory exclusive control method, a storage area for locking is prepared in addition to the storage area to be manipulated, and a program is required to add commands to manipulate and unlock the storage area. become. In a RISC processor whose calculation speed is extremely fast relative to the memory access time, it is undesirable for the number of memory access operations to increase in this manner.
そこで本発明の目的は、簡易なハードウェアを用い、か
つ、排他制御のためのメモリアクセスの増加がない共有
メモリの排他制御方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a shared memory exclusive control method that uses simple hardware and does not increase memory access for exclusive control.
（課題を解決するための手段）
本発明に係る共有メモリの排他制御方式は、共有メモリ
を介して通信する複数のプロセッサが同時に動作するマ
ルチプロセッサ装置において、あるプロセッサがある時
間の間前記共有メモリを専有して他のプロセッサの前記
共有メモリへのアクセスを禁止する共有メモリの排他制
御方式であって、
前記共有メモリのアドレス空間には、通常アクセス空間
と排他制御アクセス空間とが二重に割当ててあり、
前記複数のプロセッサの前記共有メモリへのアクセスに
は、前記通常アクセス空間を介する通常アクセスと前記
排他制御アクセス空間を介する排他アクセスとがあり、
前記複数のプロセッサは、前記共有メモリを専有すると
きには専有の指示を含む第１の排他制御アクセスにより
前記排他制御アクセス空間を介して前記共有メモリにア
クセスし、前記共有メモリの専有を解除するときには専
有解除の指示を含む第２の排他制御アクセスにより前記
排他制御アクセス空間を介して前記共有メモリにアクセ
スすることを特徴とする。(Means for Solving the Problems) A shared memory exclusive control method according to the present invention provides a multiprocessor device in which a plurality of processors communicating via a shared memory operate simultaneously, in which a certain processor uses the shared memory for a certain period of time. A shared memory exclusive control method that prohibits other processors from accessing the shared memory by exclusive use of the shared memory, wherein the address space of the shared memory is doubly allocated as a normal access space and an exclusive control access space. Accesses to the shared memory by the plurality of processors include normal access via the normal access space and exclusive access via the exclusive control access space, and the plurality of processors exclusively use the shared memory. When the shared memory is to be released from exclusive use, the shared memory is accessed via the exclusive control access space using a first exclusive control access that includes an instruction for exclusive use, and when the shared memory is to be released from exclusive use, a second exclusive control access that includes an instruction to release exclusive use is performed. The shared memory is accessed via the exclusive control access space.
（作用）
本発明においては、排他制御を始めたいときの共有メモ
リ上のデータに対する操作を第１の排他制御アクセスと
して排他制御アクセス空間を介して行ない、排他制御終
了時のデータ操作を排他制御アクセス空間を介した第２
の排他制御アクセスとして行なうことにより、排他制御
を伴わないアクセスの場合に対し、メモリアクセス回数
を増加することなく排他制御を実現することが可能であ
る。(Operation) In the present invention, the operation on data on the shared memory when starting exclusive control is performed via the exclusive control access space as the first exclusive control access, and the data operation at the end of exclusive control is performed as the exclusive control access. 2nd through space
By performing this as an exclusive control access, it is possible to realize exclusive control without increasing the number of memory accesses compared to the case of access without exclusive control.
本発明は、共有メモリマツプに不可欠な調停回路に若干
の改良を加えることで実現でき、装置規模が小さくて済
む。The present invention can be realized by making some improvements to the arbitration circuit essential to the shared memory map, and the device size can be reduced.
（実施例）
本発明の共有メモリの排他制御方式について、第１図、
第２図を参照して説明する。第１図は。(Example) Regarding the shared memory exclusive control method of the present invention, FIG.
This will be explained with reference to FIG. Figure 1 is.
本発明の一実施例のメモリマツプを示した図である。FIG. 3 is a diagram showing a memory map according to an embodiment of the present invention.
プロセッサ１６は、共有メモリ１１に対し、排他制御ア
クセス空間１２および通常アクセス空間１３の２つの空
間のどちらからでも書き込みおよび読みだしの操作をす
ることができる。排他制御アクセス空間１２を介したア
クセスが排他アクセス１４でり、通常アクセス空間１３
を介したアクセスが通常アクセス１５である。The processor 16 can perform write and read operations on the shared memory 11 from either of two spaces, the exclusive control access space 12 and the normal access space 13. Access via exclusive control access space 12 is exclusive access 14, and access via normal access space 13 is
Access via is normal access 15.
１、排他制御アクセス空間１２を経由した読みだし操作
は、共有メモリ１１のロック（１ｏｃｋ）として動作し
、この１ｏｃｋ操作以降、共有メモリ１１のアンロック
（ｕｎｌｏｃｋ）操作があるまで、その読みだし操作を
したプロセッサ以外の共有メモリ１１に対するアクセス
（１４，１５）を−切禁止する。1. A read operation via the exclusive control access space 12 operates as a lock (1 lock) of the shared memory 11, and after this 1 lock operation, the read operation will not be performed until there is an unlock operation of the shared memory 11. Access (14, 15) to the shared memory 11 by processors other than those that have executed the process is prohibited.
２、排他制御アクセス空間１２を経由した書き込み操作
は、共有メモリ１１のｕｎｌｏｃｋとして動作し、この
ｕｎＩＯＣｋ操作ｐ１降、任意のプロセッサの共有メモ
リ１１に対するアクセス（１４，１５＞を可能とする。2. A write operation via the exclusive control access space 12 operates as an unlock for the shared memory 11, and after this unIOCk operation p1, any processor can access the shared memory 11 (14, 15>).
３、通常アクセス１５は、排他アクセス１４における１
ｏｃｋ操作、ｕｎｌｏｃｋ操作で定まるアクセス権の状
態に関しては一切影響を与えない。3. Normal access 15 is 1 in exclusive access 14
It does not affect the status of access rights determined by ock and unlock operations.
以上の３つが本実施例を実現する制御法であり、全て共
有メモリへのアクセスが許されたプロセッサのみが行な
うことが許される。The above three control methods realize this embodiment, and all of them are allowed to be performed only by a processor that is allowed to access the shared memory.
第１図に示す様にプロセッサ数が２である本実施例の構
成を第２図に示す。１１は共有メモリであり、１６はプ
ロセッサであり、２３はアドレスデコーダであり、２４
は調停回路であり、２５はバッファである。共有メモリ
１１へのアクセスが第１図における排他側脚アクセス空
間１２へのものである場合、アドレスデコーダＮ（Ｎ＝
Ｏｏｒ１）は信号５ｅｌＮｘをアサートし、通常アクセ
ス空間１３へのものである場合、信号５ｅｌＮｎをアサ
ートする。FIG. 2 shows the configuration of this embodiment in which the number of processors is two as shown in FIG. 1. 11 is a shared memory, 16 is a processor, 23 is an address decoder, and 24
is an arbitration circuit, and 25 is a buffer. If the access to the shared memory 11 is to the exclusive leg access space 12 in FIG.
Oor1) asserts the signal 5elNx, and if the access is to the normal access space 13, asserts the signal 5elNn.
調停回路２４は、共有メモリ１１へのアクセスを調停し
、調停の結果に応じてバッファＯまたはバッファ１を開
ける信号をアサートする。調停回路２４には、プロセッ
サ０まなはプロセッサ１がらの共有メモリ１１へのアク
セスがｒｅａｄアクセスであるか、ｗｒｉｔｅアクセス
であるかを判定するために、各プロセッサから信号ｒｄ
ｏ。The arbitration circuit 24 arbitrates access to the shared memory 11, and asserts a signal to open buffer O or buffer 1 depending on the result of the arbitration. The arbitration circuit 24 receives a signal rd from each processor in order to determine whether the access to the shared memory 11 by processor 0 or processor 1 is a read access or a write access.
o.
ｒｄｌが入力される。rdl is input.
さらに、プロセッサ０またはプロセッサ１は、共有メモ
リ１１をアクセスした場合、それぞれｅｎｏ、ｅｎｌ信
号をサンプリングし、該信号がアサートされていない場
合は、共有メモリアクセス権が得られなかったものとみ
なし、該信号がアサートされるまでアイドリングする。Furthermore, when processor 0 or processor 1 accesses the shared memory 11, it samples the eno and enl signals, respectively, and if the signals are not asserted, it assumes that the shared memory access right has not been obtained, and Idle until signal is asserted.
第３図に調停回路２４の状態遷移図を示す。第３図はｍ
ｏ ｏ ｒ型の遷移図であり、鍵括弧内が状態名であ
る。アトートを１としたときの信号ｅｎｏ、ｅｎｌの状
態を円内に示す。各状態遷移において、条件が成立して
いないこと（ネゲートされている状態）を上線、ｏｒを
′±′ａｎｄを° ・°を用いて示す５またｒｄＱｒｄ
ｌ信号は、ｒｅａｄアクセス時にアサートされ、ｗ ｒ
ｉ ｔ ｅアクセスの時にネゲートされるものとする
。FIG. 3 shows a state transition diagram of the arbitration circuit 24. Figure 3 is m
It is an o o r type transition diagram, and the state names are in square brackets. The states of the signals eno and enl when the atto is set to 1 are shown in the circles. In each state transition, use an overline to indicate that the condition is not satisfied (negated state), 5 or rdQrd to indicate or using '±' and ° ・°
The l signal is asserted during read access, and w r
It shall be negated at the time of IT access.
調停回路２４は、以下の各状態を遷移する。The arbitration circuit 24 transits through the following states.
１、どのプロセッサも共有メモリ１１をアクセスしてい
ない状態［１ｄｌｅ］
２、プロセッサＮが共有メモリ１１をアクセスしている
が、アクセスが終了しだい［１ｄｌｅ］に戻る状態。［
ＡｃｃＮ］
３゜プロセッサＮが共有メモリ１１を排他的にアクセス
しており、アクセスが終了してもｕｎｌｏｏｋ操作を行
なわない限り共有メモリ１１を占有しつづける状態。［
ｅｘＮ］。1. A state in which no processor is accessing the shared memory 11 [1dle] 2. A state in which processor N is accessing the shared memory 11, but returns to [1dle] as soon as the access is completed. [
AccN] 3. Processor N is accessing the shared memory 11 exclusively and continues to occupy the shared memory 11 even after the access is completed unless an unlook operation is performed. [
exN].
本実施例における排他制御動作と調停回路２４の状態を
以下に示す。The exclusive control operation and the state of the arbitration circuit 24 in this embodiment are shown below.
１．プロセッサＮが第１図における排他制御アクセス空
間１２にｗ ｒ ｉ ｔ ｅアクセスすることで、調停
回路２４の状態がｅｘＮに遷移し、当該プロセッサＮ以
外のプロセッサによる一切の共有メモリ１１へのアクセ
ス（第１図の１４．１５＞を禁止する。1. When the processor N writes access to the exclusive control access space 12 in FIG. 14.15> in Figure 1 is prohibited.
２、その後、第１図における通常アクセス１５では、調
停回路２４はｅｘＮの］ ｏｃｋ状態のまま遷移しない
。2. Thereafter, in the normal access 15 in FIG. 1, the arbitration circuit 24 does not transition while exN remains in the ock state.
３、さらに、そのプロセッサＮが第１図における排他制
御アクセス空間１２にｒｅａｄアクセスした時点でＡｃ
ｃＮに状態が遷移し、該ｒｅａｄアクセスが終了次第１
ｄｌｅ状態へ遷移して再び当該プロセッサＮ以外の共有
メモリ１１へのアクセスが可能になる。3.Furthermore, when the processor N makes read access to the exclusive control access space 12 in FIG.
As soon as the state transitions to cN and the read access ends, 1
Transitioning to the dle state allows access to the shared memory 11 by processors other than the processor N again.
本実施例は、通常の共有メモリ装置に対し、第２図のア
ドレスデコーダ２３から、５ｅｌＮｘの信号を余計にと
りだすだけでよく、また、調停回路２４へは、第３図の
状態遷移図において、プロセッサ（プロセッサＮとする
）１台につきｅｎＮの状９１つを追加するだけでよく、
装置規模が小さくて済む。In this embodiment, for a normal shared memory device, it is only necessary to take out an extra signal of 5elNx from the address decoder 23 in FIG. It is only necessary to add 91 pieces of enN for each processor (denoted as processor N),
The equipment size can be small.
次に、本実施例のプログラミングについて述べる。Next, programming in this embodiment will be described.
ある変数Ａの値を読みだすとともに、変数Ａの値は１に
しておく操作を不可分に実行する命令をｔｅｓｔ ａ
ｎｄ ｓｅｔと呼ぶ。これは、本実施例を用いて以下
の様に実装できる。Test a is an instruction that inseparably executes an operation that reads the value of a variable A and sets the value of variable A to 1.
nd set. This can be implemented as follows using this embodiment.
１、第１図の排他制御アクセス空間１２を介しである変
数Ａの値を読む。同時に共有メモリ１１には１ｏｃｋが
かかる。1. Read the value of a variable A via the exclusive control access space 12 in FIG. At the same time, 1ock is applied to the shared memory 11.
２、第１図の排他制御アクセス空間１２を介して変数Ａ
に１を書き込み共有メモリ１１の１ｏｃｋを解除する。2. Variable A via the exclusive control access space 12 in FIG.
1 is written to release the 1ock of the shared memory 11.
Ｏ８で頻繁に用いられる排他処理にリンクドリストの操
作がある。第４図にセル１４２とセルｊ４３の間にセル
に４１を挿入する操作を行なう前の状態を示す。４４は
順方向（後方）のセルを指すポインタ、４５は逆方向の
セルを指すポインタである。操作後には、第５図の状態
になる。Linked list operations are frequently used exclusion processing in O8. FIG. 4 shows the state before the operation of inserting 41 into the cell between cell 142 and cell j43. 44 is a pointer pointing to a cell in the forward direction (backwards), and 45 is a pointer pointing to a cell in the backward direction. After the operation, the state shown in FIG. 5 will be achieved.
本操作のプログラミング例を第６図に示す。第６図にお
いてｒｅｇはＣＰＵ内のレジスタを、（ＦＪ）は変数Ｆ
ｊに格納された値を、ｒｅｇ←（Ｆｊ）は変数Ｆｊに格
納された値をレジスタに転送することを示す。A programming example of this operation is shown in FIG. In Figure 6, reg is a register in the CPU, and (FJ) is a variable F.
reg←(Fj) indicates that the value stored in variable Fj is transferred to the register.
（発明の効果）
本発明は、共有メモリｍ構に不可欠な調停回路に若干の
改良を加えることで実現でき、小さなハードウェア量で
実現できる。(Effects of the Invention) The present invention can be realized by adding some improvements to the arbitration circuit essential to the shared memory m structure, and can be realized with a small amount of hardware.
また、実施例で挙げた２つのプログラミング例をはじめ
として、Ｃｏｍｐａｒｅ ａｎｄ Ｓｗａｐ、Ｆｅｔｃ
ｈ ａｎｄ＾ｄｄなど通常の排他操作は、ｒｅａｄアク
セスから始まり、ｗ ｒ ｉ ｔ ｅアクセスで終了す
る。従って、本発明では、最初の転送操作と最後の転送
操作に共有メモリの１ｏｃｋ、ｕｎｌｏｃｋ操作を兼ね
させることで、排他制御を行なわずに本操作を実装した
場合と同一の命令数で排他処理を記述することができる
。In addition to the two programming examples mentioned in the example, Compare and Swap, Fetc
A normal exclusive operation such as h and^dd starts with a read access and ends with a write access. Therefore, in the present invention, by making the first transfer operation and the last transfer operation also serve as 1lock and unlock operations of the shared memory, exclusive processing can be performed with the same number of instructions as when implementing this operation without performing exclusive control. can be described.
さらに、ＲＩＳＣプロセッサの命令がＣｌ５Ｃのマ不ク
ロ命令に相当することを考慮すると、本発明ではＣｌ５
Ｃの任意の高機能命令をＣｌ５Ｃと同等のオーバーヘッ
ドで、ＲＩＳＣプロセッサ上にソフトウェア的に実装す
ることかできる。Furthermore, considering that RISC processor instructions correspond to Cl5C macroinstructions, the present invention
Any high-performance C instruction can be implemented in software on a RISC processor with the same overhead as C15C.
第１図は本発明の一実施例のメモリマツプを示す図、第
２図は本実施例の構成を示す図、第３図は調停回路２４
の状態遷移を示す図、第４図は本実施例による２重リン
クドリストの操作前の状態を示す図、第５図は本実施例
による２重リンクドリストの操作後の状態を示す図、第
６図はリンクドリスト操作のプログラミング例を示す図
である。
１１・・・共有メモリ、１２・・・排他制御アクセス空
間、１３・・・通常アクセス空間、１４・・・排他アク
セス、１５・・・通常アクセス、１６・・・プロセッサ
、２３・・・アドレスデコーダ、２４・・・調停回路、
２５・・・バッファ、４１・・・セルｋ、４２・・・セ
ルｉ、４３・・・セルｊ、４４・・・順方向ポインタ、
４５・・・逆方向ポインタ。
第４図
ｒｅｇ −（Ｆｉ ） −−
（Ｆｋ） −ｒｅｇ
ｒｅｇｏ（Ｅ３Ｊ ）
（Ｂｋ） −ｒｅｇ
（Ｆｌ）←セルにのアドレス
（ＢＪ”）−セルにのアドレス
第
図FIG. 1 is a diagram showing a memory map of one embodiment of the present invention, FIG. 2 is a diagram showing the configuration of this embodiment, and FIG. 3 is a diagram showing the arbitration circuit 24.
FIG. 4 is a diagram showing the state before the operation of the doubly linked list according to this embodiment, and FIG. 5 is a diagram showing the state after the operation of the doubly linked list according to this embodiment. , FIG. 6 is a diagram showing a programming example of linked list operation. 11... Shared memory, 12... Exclusive control access space, 13... Normal access space, 14... Exclusive access, 15... Normal access, 16... Processor, 23... Address decoder , 24...Arbitration circuit,
25... Buffer, 41... Cell k, 42... Cell i, 43... Cell j, 44... Forward pointer.
45... Reverse direction pointer. Figure 4 reg - (Fi) -- (Fk) -reg rego (E3J) (Bk) -reg (Fl) ← Address to cell (BJ") - Address to cell Figure
Claims (2)
同時に動作するマルチプロセッサ装置において、あるプ
ロセッサがある時間の間前記共有メモリを専有して他の
プロセッサの前記共有メモリへのアクセスを禁止する共
有メモリの排他制御方式であって、 前記共有メモリのアドレス空間には、通常アクセス空間
と排他制御アクセス空間とが二重に割当ててあり、 前記複数のプロセッサの前記共有メモリへのアクセスに
は、前記通常アクセス空間を介する通常アクセスと前記
排他制御アクセス空間を介する排他アクセスとがあり、 前記複数のプロセッサは、前記共有メモリを専有すると
きには専有の指示を含む第１の排他制御アクセスにより
前記排他制御アクセス空間を介して前記共有メモリにア
クセスし、前記共有メモリの専有を解除するときには専
有解除の指示を含む第２の排他制御アクセスにより前記
排他制御アクセス空間を介して前記共有メモリにアクセ
スすることを特徴とする共有メモリの排他制御方式。(1) In a multiprocessor device in which multiple processors that communicate via a shared memory operate simultaneously, one processor monopolizes the shared memory for a certain period of time and prohibits other processors from accessing the shared memory. In the memory exclusive control method, the address space of the shared memory is doubly allocated as a normal access space and an exclusive control access space, and the plurality of processors access the shared memory using the There are normal access via the normal access space and exclusive access via the exclusive control access space, and when the plurality of processors monopolize the shared memory, the plurality of processors access the exclusive control access by a first exclusive control access including an exclusive instruction. The shared memory is accessed via a space, and when the shared memory is released from exclusive use, the shared memory is accessed via the exclusive control access space by a second exclusive control access that includes an instruction to release exclusive use. Exclusive control method for shared memory.
であり、前記第２の排他制御アクセスは書き込みアクセ
スであることを特徴とする請求項１に記載の共有メモリ
の排他制御方式。(2) The shared memory exclusive control method according to claim 1, wherein the first exclusive control access is a read access, and the second exclusive control access is a write access.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203435A JP2652976B2 (en) | 1990-07-31 | 1990-07-31 | Exclusive control method of shared memory |
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| JP2203435A JP2652976B2 (en) | 1990-07-31 | 1990-07-31 | Exclusive control method of shared memory |
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| JPH0486943A true JPH0486943A (en) | 1992-03-19 |
| JP2652976B2 JP2652976B2 (en) | 1997-09-10 |
Family
ID=16474050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203435A Expired - Fee Related JP2652976B2 (en) | 1990-07-31 | 1990-07-31 | Exclusive control method of shared memory |
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1990
- 1990-07-31 JP JP2203435A patent/JP2652976B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2652976B2 (en) | 1997-09-10 |
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