JPH048707Y2 - - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ 本考案は、タイミング信号発生回路に関する。

［従来技術とその問題点］ 近年、携帯用小型テレビ受像機として、表示部
に液晶表示パネルを使用した液晶テレビ受像機が
実用化されている。この液晶テレビ受像機におい
ては、受信した映像信号をＡ／Ｄ変換回路により
Ａ／Ｄ変換し、その後は全てデジタル信号として
取扱つている。上記デジタル信号を処理するデジ
タル回路は、Ａ／Ｄ変換のサンプリングパルスを
始めとして各種のタイミング信号が必要であり、
このタイミング信号は水平同期信号に同期してい
ることが望ましい。このため従来ではPLL
（Phase−Locked Loop）回路を使用し、水平同
期信号を基準としてデジタル回路の各種タイミン
グ信号を得ている。上記PLL回路は、水平同期
信号が入力される位相比較器、この位相比較器に
低域通過フイルタを介して接続され、所定の周波
数信号を出力する電圧制御発振器、この電圧制御
発振器の出力を１／Ｎに分周し比較信号として上
記位相比較器に入力する分周器からなつている。
上記のようなPLL回路を構成する場合、位相比
較器としてアナログ位相比較器あるいはデジタル
位相比較器が一般に用いられている。しかしなが
ら、上記のようにアナログ位相比較器あるいはデ
ジタル比較器を使用してPLL回路を構成した場
合、入力信号のノイズに対して安定性が無く、特
に弱電界の場所でノイズが多く不安定な水平同期
信号の場合には、タイミング信号を安定して発生
できず、画像が乱れるという問題があつた。

［考案の目的］ 本考案は上記の点に鑑みてなされたもので、弱
電界の場所でノイズが多く不安定な水平同期信号
が与えられた場合でも、安定したタイミング信号
を発生することができる液晶テレビ受像機などの
タイミング信号発生回路を提供することを目的と
する。

［考案の要点］ 本考案は、アナログ位相比較器を用いた第１の
PLL回路と、デジタル位相比較器を用いた第２
のPLL回路とを組合わせ、第１のPLL回路で自
動周波数制御を行ない、第２のPLL回路で周波
数逓倍を行なつて安定したタイミング信号を発生
できるようにしたものである。

［考案の実施例］ 以下図面を参照して本考案の一実施例を説明す
る。まず、第１図により全体の回路構成について
説明する。第１図において、１０は自動周波数制
御用PLL回路、２０は周波数逓倍用PLL回路で
ある。上記自動周波数制御用PLL回路１０は、
テレビ同期分離回路（図示せず）からの水平同期
信号が入力されるアナログ位相比較器１１、この
アナログ位相比較器１１に低域通過フイルタ１２
を介して接続され、水平同期信号と同じ周期のク
ロツクパルスを発生する電圧制御発振器１３から
なり、この電圧制御発振器１３の出力がアナログ
位相比較器１１へ比較信号として送られると共
に、次段の周波数逓倍用PLL回路２０へ送られ
る。このPLL回路２０は、上記電圧制御発振器
１３からのクロツクパルスが入力されるデジタル
位相比較器２１、このデジタル位相比較器２１に
低域通過フイルタ２２を介して接続され、水平同
期信号のＮ倍のタイミング信号を発生して他の各
回路に出力する電圧制御発振器２３、この電圧制
御発振器２３の出力信号を１／Ｎに分周し、上記
デジタル位相比較器２１へ比較信号として出力す
る分周器２４からなつている。

しかして、上記アナログ位相比較器１１は、第
２図に示すように構成されている。第２図におい
て、３１はテレビ同期分離回路からの水平同期信
号が入力される入力端子で、この入力端子３１は
抵抗３２を介してトランジスタ３３のベースに接
続される。このトランジスタ３３は、エミツタが
抵抗３４を介して接地され、コレクタがトランジ
スタ３５，３６のエミツタに共通に接続される。
そして、上記トランジスタ３５のベースには、電
圧制御発振器１３からの比較信号が抵抗３７及び
コンデンサ３８，３９からなる時定数回路を介し
て入力される。また、上記トランジスタ３５，３
６のベースには、電池４０から所定の電圧が抵抗
４１，４２を介して与えられる。そして、上記ト
ランジスタ３５のコレクタには、Vcc電源がトラ
ンジスタ４３のエミツタ・ベース間を介して供給
され、トランジスタ３６のコレクタには、上記
Vcc電源がトランジスタ４４，４５のベース・コ
レクタ間を直列に介して供給される。この場合、
トランジスタ４３，４４のベースは、一括してト
ランジスタ４４のコレクタに接続される。また、
トランジスタ４５のベースには、トランジスタ４
３のコレクタ出力電圧が供給される。そして、上
記トランジスタ３６のコレクタから取出される信
号が、アナログ位相比較器１１の出力信号として
次段の低域通過フイルタ１２へ送られる。

また、上記周波数逓倍用PLL回路２０におけ
るデジタル位相比較器２１は、第３図に示すよう
に構成される。第３図において、５１は上記
PLL回路１０の出力信号が入力される入力端子
で、インバータ５２を介してナンド回路５３の入
力端に接続される。このナンド回路５３の出力
は、ナンド回路５４ａ，５４ｂからなるラツチ回
路５４にセツト信号として入力されると共に、ナ
ンド回路５５，５６へ入力される。このナンド回
路５５，５６には、さらに、ラツチ回路５４の出
力が入力される。また、５７は分周器２４からの
分周信号が入力される入力端子で、この入力端子
５７はナンド回路５８に接続される。このナンド
回路（回路）５８の出力は、ナンド回路５９ａ，
５９ｂからなるラツチ回路５９にセツト信号とし
て入力されると共に、ナンド回路５５，６０に入
力される。このナンド回路５５，６０には、さら
にラツチ回路５９に入力される。そして、上記ナ
ンド回路５５の出力は、ラツチ回路５４，５９に
リセツト信号として入力されると共にナンド回路
５６，６０に入力される。上記ナンド回路５６の
出力は、ナンド回路５３に入力されると共にイン
バータ６１を介してＮチヤンネルMOSトランジ
スタ６１のゲートに入力される。また、上記ナン
ド回路６０の出力は、ナンド回路５８に入力され
ると共にＰチヤンネルMOSトランジスタ６３の
ゲートに入力される。上記MOSトラジスタ６３，
６２は、Vcc電源と接地間に直列に設けられてお
り、共通接続されたドレイン電極の出力信号がデ
ジタル位相比較器２１の出力として次段の低域通
過フイルタ２２へ送られる。

次に上記実施例の動作について第４図のタイミ
ングチヤートを参照して説明する。第１図におけ
る自動周波数制御用PLL回路１０には、テレビ
同期分離回路から水平同期信号が入力されている
が、今、この水平同期信号中に第４図ａに示すよ
うにノイズN1，N2が含まれているものとする。
しかして、第２図に示すアナログ位相比較器１１
には、電圧制御発振器１３から出力される第４図
ｅに示すパルス信号が比較信号として入力されて
おり、このパルス信号が抵抗３７、コンデンサ３
８，３９の時定数回路により第４図ｂに示すよう
な鋸歯状波信号に変換されトランジスタ３５に入
力される。しかして、上記同期分離回路から送ら
れてくる水平同期信号は、入力端子３１を介して
トランジスタ３３に入力されるので、水平同期信
号が与えられている間トランジスタ３３がオン
し、第４図ｃに示すようにトランジスタ３５に入
力されている鋸歯状波信号の一部分がトランジス
タ３６を介して出力信号として取出される。この
場合、水平同期信号に混入しているノイズN1，
N2によつてもトランジスタ３３がオンするので、
その入力タイミングに応じて第４図ｃに示すよう
に鋸歯状波信号の一部が出力信号として取出され
る。上記のようにしてアナログ位相比較器１１か
らは、入力端子３１に入力される信号と電圧制御
発振器１３からのパルス信号の位相が比較され、
その位相差に応じた信号が出力される。そして、
このアナログ位相比較器１１から出力される信号
は、低域通過フイルタ１２へ送られ、第４図ｄに
示すように低域成分のみが取出されて電圧制御発
振器１３の制御信号となる。上記の一連の動作に
より、ノイズを含んだ水平同期信号からノイズを
含まない水平同期信号が得られ、周波数逓倍用
PLL回路２０のデジタル位相比較器２１へ送ら
れる。このデジタル位相比較器２１には、電圧制
御発振器１３からのパルス信号がインバータ５２
により負のパルス信号に変換されてナンド回路５
３に入力されると共に、第４図ｉに示す分周器２
４から出力される水平同期信号と同じ周波数の負
のパルス信号がナンド回路５８に入力される。従
つて、各パルス信号間においては、ナンド回路５
３，５８に入力される信号レベルはハイレベル、
つまり、“１”となつている。また、このときナ
ンド回路５６，６０からは“１”信号が出力され
てナンド回路５３，５８に入力されている。従つ
て、ナンド回路５３，５８の出力が“０”とな
り、ナンド回路５６，６０の出力を“１”状態に
保持している。また、ナンド回路５３，５８の出
力が“０”の場合、ナンド回路５４ａ，５９ａか
ら“１”信号が出力され、ナンド回路５５に入力
される。上記したようにナンド回路５６，６０の
出力が共に、“１”の場合、トランジスタ６２，
６３は、オフ状態となつている。しかして、電圧
制御発振器１３からのパルス信号と分周器２４の
分周出力が周波数においても、また、位相におい
ても相等しい場合、そのパルス信号によつてナン
ド回路５３，５８の出力が同時に“０”から
“１”に変化するので、ナンド回路５５の入力が
オール“１”となつてその出力が“０”となり、
ナンド回路５６，６０の出力を“１”状態に保持
する。従つて、電圧制御発振器１３の出力信号と
分周器２４の分周出力の位相が一致している間
は、トランジスタ６２，６３がオフ状態に保持さ
れ、デジタル位相比較器２１の出力は全く変化し
ない。この状態で電圧制御発振器１３の出力信号
と分周器２４の出力信号との間における位相がず
れると、そのずれに応じてナンド回路５６，６０
の出力レベルが変化し、トランジスタ６２，６３
がオン、オフ制御される。そして、このトランジ
スタ６２，６３のドレイン電極から出力される信
号がデジタル位相比較器２１の出力信号として取
出され、低域通過フイルタ２２を介して電圧制御
発振器２３へ送られる。これにより電圧制御発振
器２３の発振周波数が制御される。この場合、電
圧制御発振器１３からは上記したようにノイズを
殆んど含まない水平同期信号が出力されるので、
デジタル位相比較器２１の出力は第４図ｆに示す
ように殆んど変化しない。このため低域通過フイ
ルタ２２の出力はノイズの影響を全く受けない信
号となつており、電圧制御発振器２３からは第４
図ｈに示すように水平同期信号をＮ倍したタイミ
ング信号が安定して出力される。

［考案の効果］ 以上詳記したように本考案によれば、アナログ
位相比較器を用いた第１のPLL回路と、デジタ
ル位相比較器を用いた第２のPLL回路とを組合
わせ、第１のPLL回路で自動周波数制御を行な
い、第２のPLL回路で周波数逓倍を行なつて安
定したタイミング信号を発生できるようにしたの
で、弱電界の場所でノイズが多く不安定な水平同
期信号が与えられた場合でも、安定したタイミン
グ信号を発生することができるタイミング信号発
生回路を提供することができる。

【図面の簡単な説明】

図面は本考案の一実施例を示すもので、第１図
は全体の概略構成を示すブロツク図、第２図は第
１図におけるアナログ位相比較器の詳細を示す回
路図、第３図は第１図におけるデジタル位相比較
器の詳細を示す回路図、第４図は動作を説明する
ためのタイミングチヤートである。 １０……自動周波数制御用PLL回路、１１…
…アナログ位相比較器、１２……低域通過フイル
タ、１３……電圧制御発振器、２０……周波数逓
倍用PLL回路、２１……デジタル位相比較器、
２２……低域通過フイルタ、２３……電圧制御発
振器、２４……分周器。

Claims (1)

【実用新案登録請求の範囲】
1. アナログ位相比較器を用いて構成され、映像信
   号から分離した水平同期信号が入力される第１の
   PLL回路と、デジタル位相比較器を用いて構成
   され、上記第１のPLL回路の出力信号が入力さ
   れる第２のPLL回路と、上記第１のPLL回路で
   自動周波数制御を行ない、上記第２のPLL回路
   で周波数逓倍を行なわせる手段とを具備したこと
   を特徴とするタイミング信号発生回路。