JPH0487351A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0487351A JPH0487351A JP20412090A JP20412090A JPH0487351A JP H0487351 A JPH0487351 A JP H0487351A JP 20412090 A JP20412090 A JP 20412090A JP 20412090 A JP20412090 A JP 20412090A JP H0487351 A JPH0487351 A JP H0487351A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- circuit block
- fuse
- semiconductor integrated
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関するものである。
近年、トランジスタの微細化が進み、半導体集積回路の
素子数も大規模なものとなってきている。例えば、４
ＭＤＲＡＭなどのメモリーでは、８００万個素子以上の
半導体素子で構成される。第８図は従来の半導体集積回
路の一部の構成を示したブロック図である。
素子数も大規模なものとなってきている。例えば、４
ＭＤＲＡＭなどのメモリーでは、８００万個素子以上の
半導体素子で構成される。第８図は従来の半導体集積回
路の一部の構成を示したブロック図である。
図において、（！Ｉはクロック信号、（Ｉｇ−１）〜（
ｉｇ−Ｎ）ｆ１回回路ブロックある。通常の半導体集積
回路には回路ブロック（Ｉｇ−１）〜（１８−Ｎ）が接
続される・ 次に動作について説明する。第８図のようにＮ個の回路
ブロック（Ｉｇ−１）〜（１ｇ−Ｎ）が接続されている
場合、クロック信号＋！ｌ ＣＬ Ｋ １に入力するこ
とにより、Ｎ個の回路ブロックが動作する。
ｉｇ−Ｎ）ｆ１回回路ブロックある。通常の半導体集積
回路には回路ブロック（Ｉｇ−１）〜（１８−Ｎ）が接
続される・ 次に動作について説明する。第８図のようにＮ個の回路
ブロック（Ｉｇ−１）〜（１ｇ−Ｎ）が接続されている
場合、クロック信号＋！ｌ ＣＬ Ｋ １に入力するこ
とにより、Ｎ個の回路ブロックが動作する。
従来の半導体集積回路は以上のように構成されているの
で、例えば、プロセスの欠陥により電源電流の異常な回
路ブロックあるいは、各回路ブロックの消費電流等を調
査するのが困難であるという問題点があった。
で、例えば、プロセスの欠陥により電源電流の異常な回
路ブロックあるいは、各回路ブロックの消費電流等を調
査するのが困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、各回路ブロックの消費電流およびプロセス欠
陥による電流異常の回路ブロックの確定等が容易に行え
ることができる半導体集積回路を得ることを目的とする
。
たもので、各回路ブロックの消費電流およびプロセス欠
陥による電流異常の回路ブロックの確定等が容易に行え
ることができる半導体集積回路を得ることを目的とする
。
この発明に係る半導体集積回路は、テストモード時に任
意の回路ブロックの動作を停止する回路を備えたもので
ある。
意の回路ブロックの動作を停止する回路を備えたもので
ある。
この発ＢＡにおける半導体集積回路は、テストモード信
号およびヒユーズのブローにより、任意の回路ブロック
の動作を停止させる。
号およびヒユーズのブローにより、任意の回路ブロック
の動作を停止させる。
以下、この発明の一実施例を図について説明する。第１
図は半導体集積回路の構成を示すブロック図、第８図は
Ｗｃ１図に示すテストモード回路の回路図である。図に
おいて、＋１１ｔ１１テストモ〜ド回路、（２）はクロ
ック信号、１３１ 、 ＋５１ 、 ＋８１はＮ型トラ
ンジスタ、１４１ 、１６１はＰ減トランジスタ、（７
）は０Ｍ０Ｂインバータ、（９）はヒユーズ、 ［１０
１はテストモードイネーブル（以下ＴＥと−う）信号％
（ロ）は信号、（Ｉｇ−１）〜（１２−１２）は回路ブ
ロックである。回路ブロック（１ｇ−１）〜（１２−Ｎ
）にテストモード回Ｆ＠Ｉｌｌ ｋ挿入する。
図は半導体集積回路の構成を示すブロック図、第８図は
Ｗｃ１図に示すテストモード回路の回路図である。図に
おいて、＋１１ｔ１１テストモ〜ド回路、（２）はクロ
ック信号、１３１ 、 ＋５１ 、 ＋８１はＮ型トラ
ンジスタ、１４１ 、１６１はＰ減トランジスタ、（７
）は０Ｍ０Ｂインバータ、（９）はヒユーズ、 ［１０
１はテストモードイネーブル（以下ＴＥと−う）信号％
（ロ）は信号、（Ｉｇ−１）〜（１２−１２）は回路ブ
ロックである。回路ブロック（１ｇ−１）〜（１２−Ｎ
）にテストモード回Ｆ＠Ｉｌｌ ｋ挿入する。
テストモード回路ｉｌ＋にはＮｆｉトランジスタ（３）
トＰ型トランジスタ１４）からなるトランスフアゲ−ト
ラ設け、回路ブロック（Ｉｇ−１） 〜（Ｉｇ−Ｎ）の
う’５１・つ前の回路ブロックから上記トランスファゲ
ートを通り、次の回路ブロックに入ル信号とＧＩＪＤあ
るいはＶａｃとの間にもＮ型トランジスタ＋５１および
Ｐ型トランジスタ１６）からなるトランスファゲートを
挿入する。さらにＶＣＣとＧＮＤの間ＶＣは、レーザー
ブロー可能な材質のヒ：ｚ −スｔ９Ｊと高抵抗のＮ型
トランジスタ（８）のソースおよびドレインを接続し、
Ｎｆｉ）ランジスタ（８）のゲートにはＴＥ倍信号］α
を接続する。ヒユーズ（９）とＮ型トランジスタ（８）
の開の信号をＮ型トランジスタ＋３１とＰ型トランジス
タ１６）のゲートに接続させる。
トＰ型トランジスタ１４）からなるトランスフアゲ−ト
ラ設け、回路ブロック（Ｉｇ−１） 〜（Ｉｇ−Ｎ）の
う’５１・つ前の回路ブロックから上記トランスファゲ
ートを通り、次の回路ブロックに入ル信号とＧＩＪＤあ
るいはＶａｃとの間にもＮ型トランジスタ＋５１および
Ｐ型トランジスタ１６）からなるトランスファゲートを
挿入する。さらにＶＣＣとＧＮＤの間ＶＣは、レーザー
ブロー可能な材質のヒ：ｚ −スｔ９Ｊと高抵抗のＮ型
トランジスタ（８）のソースおよびドレインを接続し、
Ｎｆｉ）ランジスタ（８）のゲートにはＴＥ倍信号］α
を接続する。ヒユーズ（９）とＮ型トランジスタ（８）
の開の信号をＮ型トランジスタ＋３１とＰ型トランジス
タ１６）のゲートに接続させる。
型トランジスタ（４１およびＮ型トランジスタ（６）の
ゲートに接続する。
ゲートに接続する。
次に動作につめて説明する。
ヒユーズ（９）の抵抗はＮ型トランジスタ（８）に比べ
て非常に小さいものとする。通常のモード時にはＴＩＣ
信号（１０１はＬｏｗレベルで、信号ＣυはＨ１ｇｈレ
ベルとなり、回路ブロック（１ｇ−１）〜（１１１−Ｎ
）闇のトランスファゲートは開き、各回路ブロック（ｉ
ｉｔ−１）〜（１１１−Ｎ）が前作する。一方。
て非常に小さいものとする。通常のモード時にはＴＩＣ
信号（１０１はＬｏｗレベルで、信号ＣυはＨ１ｇｈレ
ベルとなり、回路ブロック（１ｇ−１）〜（１１１−Ｎ
）闇のトランスファゲートは開き、各回路ブロック（ｉ
ｉｔ−１）〜（１１１−Ｎ）が前作する。一方。
７’ス） ％ −）’−１’は、ＴＩＣ信号１１０１２
＞ＥＨｌＰｈ Ｋなるよう設定し、回路ブロック（１ｇ
−１）〜Ｃ１５−ｙ）のうちの注目した回路ブロックの
直前のヒユーズ１９１１ｔプローすると、ヒユーズ（９
）がブローされた状態では信号συがＬｏｗレベルにな
る。すなわち注目した回路ブロックに入る信号が、ＧＮ
Ｄあるいｒｉｖｃｏに固定される。
＞ＥＨｌＰｈ Ｋなるよう設定し、回路ブロック（１ｇ
−１）〜Ｃ１５−ｙ）のうちの注目した回路ブロックの
直前のヒユーズ１９１１ｔプローすると、ヒユーズ（９
）がブローされた状態では信号συがＬｏｗレベルにな
る。すなわち注目した回路ブロックに入る信号が、ＧＮ
Ｄあるいｒｉｖｃｏに固定される。
一方、ヒユーズ（９）ヲプローしなければ、抵抗分割に
より信号αυはＨ１ｆｈレベルのままで各回路ブロック
ＣＩＢ−’Ｌ） 〜（１３１−Ｎ）闇はｉｉｔ、ている
状態となる。すなわち、回路ブロック（１ｇ−１） 〜
（１ｇ−Ｎ）のうち、ヒ、ｚ−ズ１９）のブローヲした
回路ブロック以降は前作していない状態になる。
より信号αυはＨ１ｆｈレベルのままで各回路ブロック
ＣＩＢ−’Ｌ） 〜（１３１−Ｎ）闇はｉｉｔ、ている
状態となる。すなわち、回路ブロック（１ｇ−１） 〜
（１ｇ−Ｎ）のうち、ヒ、ｚ−ズ１９）のブローヲした
回路ブロック以降は前作していない状態になる。
以上のようにこの発明によれば、テストモード時にヒユ
ーズのブローをした回路ブロック以降を動作しない状態
にできるので、最後の回路ブロック（回路すＮ）から順
次前の回路ブロック筐で、ヒユーズのブローを行うこと
により、ブロックで 各回γ゛消費電流およびプロセス欠陥による電流異常の
回路ブロックの調査を容易にすることができる効果があ
る。
ーズのブローをした回路ブロック以降を動作しない状態
にできるので、最後の回路ブロック（回路すＮ）から順
次前の回路ブロック筐で、ヒユーズのブローを行うこと
により、ブロックで 各回γ゛消費電流およびプロセス欠陥による電流異常の
回路ブロックの調査を容易にすることができる効果があ
る。
第１図はこの発明の一実施例による半導体集積回路のブ
ロック図、第２図は第１図に示すテストモード回路の回
路図、第３図は従来の半導体集積回路のブロック図であ
る。 図中（１）はテストモード回路、（２１ハクロック信号
、１１８１ 、 ｔｅｌ 、 （８１はＮ型トランジス
タ、１４１ 、１６１はＰ型トランジスタ、＋？ｌはＣ
ＭＯＳインバータ、（９）はヒユーズ、（１０）はＴｌ
１ｉ信号、 ｕｎは信号、（１２−１）〜（ｌ Ｓ −
Ｎ ）は回路ブロックである。 なお、図中、同一符号は同一、又は相当部分を不才。
ロック図、第２図は第１図に示すテストモード回路の回
路図、第３図は従来の半導体集積回路のブロック図であ
る。 図中（１）はテストモード回路、（２１ハクロック信号
、１１８１ 、 ｔｅｌ 、 （８１はＮ型トランジス
タ、１４１ 、１６１はＰ型トランジスタ、＋？ｌはＣ
ＭＯＳインバータ、（９）はヒユーズ、（１０）はＴｌ
１ｉ信号、 ｕｎは信号、（１２−１）〜（ｌ Ｓ −
Ｎ ）は回路ブロックである。 なお、図中、同一符号は同一、又は相当部分を不才。
Claims (1)
- 半導体素子によつて構成される１つの回路ブロックをい
くつか有し、上記各回路ブロック間を接続する信号を、
テストモード時に、上記各回路ブロック毎に設けたヒュ
ーズを切断することにより、任意の回路でロックを動作
させないことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20412090A JPH0487351A (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20412090A JPH0487351A (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487351A true JPH0487351A (ja) | 1992-03-19 |
Family
ID=16485153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20412090A Pending JPH0487351A (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487351A (ja) |
-
1990
- 1990-07-30 JP JP20412090A patent/JPH0487351A/ja active Pending
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