JPH0843498A - 検査可能性および信頼性を強化した耐高電圧出力回路および検査方法 - Google Patents

Abstract

(57)【要約】 【目的】 欠陥検査が可能な耐高電圧出力回路および検
査方法を提供する。 【構成】 検査可能性を有する耐高電圧出力回路３０
は、欠陥検出回路３２と結合された、カスコード状トラ
ンジスタ対１４および１６を含む。欠陥検出回路３２
は、前記カスコード状トランジスタ対のトランジスタに
欠陥がある場合、出力から認知可能な電流を引き出す。
出力を監視して認知可能な電流を検出することにより、
回路３０の検査が可能となり、欠陥のあるカスコード状
トランジスタ対を識別することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子回路に関し、更に特
定すれば、高供給電圧回路とインターフェースする低供
給電圧回路および回路の欠陥検査方法に関するものであ
る。

【０００２】

【従来の技術】半導体プロセスにおいて寸法および許容
電圧動作範囲が増々縮小されるに連れて、半導体回路設
計者は多くの新しい設計に関する問題に直面している。
具体的な問題を１つあげると、電圧供給強度(voltage s
upply magnitude)が異なる他の回路とインターフェース
する回路の設計である。例えば、ＣＭＯＳ回路は近年で
は５Ｖ供給電圧を使用していたが、現在では３．３ボル
トの供給電圧を採用する回路が増えている。個々の設計
者は同じ用途に用いられる他の回路が使用する供給電圧
について必ずしも熟知している訳ではないので、低供給
電圧を必要とするプロセスを用いる設計者は、彼等の回
路を保護し、より高い供給電圧を使用する回路と適正に
それらをインターフェースさせなければならない。

【０００３】図１は、Ｖ_DD供給電圧が３．３Ｖで、イン
ターフェース回路を用いない従来技術の回路１０を示
す。ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ
１４には４Ｖ以上の電圧をかけることができず、回路１
０は５Ｖの供給電圧を使用する他の回路とバス上で接続
されるとすると、問題が生じる。回路１０の出力が５Ｖ
に上昇し、一方ＰＭＯＳトランジスタ１２およびＮＭＯ
Ｓトランジスタ１４のバイアスがオフになっていると、
ＰＭＯＳトランジスタ１２を横切るドレインからバック
ゲート(backgate)への寄生ダイオードが導通する。ま
た、ＮＭＯＳトランジスタ１４のドレイン−ソース間に
５Ｖの電圧がかかると、トランジスタ１４の機能低下
や、或は、ホットキャリア(hot carrier) の劣化(degra
dation) による「乳児死亡(infant mortality)」破壊の
原因となる。これらの問題は、デジタル・イクイップメ
ント・コーポレーション(Digital Equipment Corporati
on) に譲渡された、ドッバープール(Dobberpuhl)による
アメリカ合衆国特許第５，１６０，８５５号において論
じられ、かつ取り扱われている。ドッバープールは、前
述のホットキャリア劣化の問題に対する解決法を論じて
いる。これを図２に従来技術として示す。

【０００４】図２において、回路２０は、２つのカスコ
ード状ＮＭＯＳトランジスタ、即ち、ＮＭＯＳトランジ
スタ１４とＮＭＯＳトランジスタ１６とを有する。ＮＭ
ＯＳトランジスタ１６は、そのゲートが回路の供給電圧
（この例では３．３Ｖ）であるＶ_DDに結合されている。
ＮＭＯＳトランジスタ１６は、ＮＭＯＳトランジスタ１
４がオフで回路２０の出力が５Ｖに上昇したとき、電圧
降下の一部を分担することによって、ＮＭＯＳ１４を保
護するように作用する。ＮＭＯＳ１６が出力における電
圧降下を分担するので、ＮＭＯＳ１４自体には５Ｖ全て
がかかることがなくなり、機能低下を免れる。また、Ｐ
ＭＯＳ１２のバックゲートは、この場合スイッチング回
路に接続されている。スイッチング回路は出力電圧レベ
ルがＶ_DDを超えるときに、ＰＭＯＳ１２のバックゲート
を出力に結合して、寄生ダイオードに電流が流れるのを
防止する。このような変更によって、回路２０は、破壊
や機能低下を被ることなく、出力に印加される５Ｖレベ
ルに耐えることが可能となる。

【０００５】

【発明が解決しようとする課題】しかしながら、図２の
回路２０には重大な制約がある。ＮＭＯＳトランジスタ
１６に欠陥があり、なんらかの理由でドレイン−ソース
間が短絡していても、この欠陥は検査中に検出すること
ができない。回路２０が検査において機能的に動作する
ことが示されても、回路２０は潜在的な信頼性の問題を
有しており、この欠陥を検出する方法が未だに得られて
いない。この検査性の問題のために、販売会社は顧客
に、欠陥が生じないことを保証することができない。

【０００６】本発明の目的は、検査可能であり、したが
ってカスコードの欠陥から製品の信頼性を保証する、耐
高電圧出力回路を提供することである。本発明のその他
の目的および利点は、以下の詳細な説明および図面を参
照することによって、当業者には明らかとなろう。

【０００７】

【課題を解決するための手段】本発明は、カスコード状
トランジスタ対を有する耐高電圧出力回路と、これらカ
スコード状トランジスタ対間に結合された欠陥検出回路
とを含む。カスコード状トランジスタ対において、スイ
ッチされないトランジスタが欠陥を有するとき、欠陥検
出回路が電流を導通させる。

【０００８】本発明は、カスコード状トランジスタ対を
含む回路における、潜在的な信頼性の欠陥を検査する方
法を含む。本方法のステップは、カスコード状トランジ
スタ対の間に欠陥検出機構を挿入することを含み、カス
コード状トランジスタ対においてスイッチされないトラ
ンジスタが欠陥を有する場合、欠陥検出機構が電流を導
通させる。検査中、カスコード状トランジスタ対に流れ
込む電流を監視し、認知可能な電流が測定されたなら、
当該カスコード状トランジスタ対の一方に欠陥があり、
欠陥検出機構が電流を吸い込む。

【０００９】

【実施例】図３は、本発明の実施例である、検査可能性
を有する耐高電圧出力回路３０を示す、ブロック図と概
略図とを組み合わせたものである。回路３０は、ソース
端子が供給電圧Ｖ_DD（５Ｖよりかなり低い電圧値、例え
ば３Ｖ、３．３Ｖ等）に接続されているＰＭＯＳトラン
ジスタ１２を含む。ＰＭＯＳトランジスタ１２のゲート
端子は、制御電圧Ｖ_P に結合されている。制御電圧Ｖ_P
は、図示しない他の支持回路によって発生される。ＰＭ
ＯＳトランジスタ１２のドレイン端子は、回路３０の出
力を形成し、ＮＭＯＳトランジスタ１６のドレイン端子
にも結合されている。ＰＭＯＳトランジスタ１２のバッ
クゲートは、図示しない回路によって、Ｖ_DDと出力電圧
との間で、どちらか大きい方に切り換えられる。ＮＭＯ
Ｓトランジスタ１６のゲート端子は供給電圧Ｖ_DDに結合
され、一方ソース端子はＮＭＯＳトランジスタ１４のド
レイン端子に結合されている。或は、ＮＭＯＳトランジ
スタ１６のゲート端子は、Ｖ_DDに強度が非常に近い供給
電圧に結合されてもよい。ＮＭＯＳトランジスタ１４の
ソース端子は回路の接地に結合され、ゲート端子は制御
電圧Ｖ_N に結合されている。制御電圧Ｖ_N は、図示しな
い支持回路によって発生される。ＮＭＯＳトランジスタ
１６のゲートおよびソース端子間には、欠陥検出回路３
２も結合される。欠陥検出回路３２は、ＮＭＯＳ１６に
欠陥があるとき、および回路３０の出力電圧が高電圧値
に上昇したとき、電流を導通させる。

【００１０】図４は、本発明の好適実施例を示す概略図
である。図４の回路４０は、欠陥検出回路３２がダイオ
ード４２と置き換えられたことを除いて、図３の回路３
０と実質的に同様である。ダイオード４２は欠陥検出器
として作用し、ＮＭＯＳトランジスタ１６に欠陥がある
ときに、回路４０の出力電圧が高電圧値に上昇した際出
力からＶ_DDに電流を導通させる。

【００１１】図５は、本発明の他の好適実施例を示す概
略図である。図５の回路５０は、欠陥検出回路３２がＰ
ＭＯＳトランジスタ５２と置き換えられたことを除い
て、図３の回路３０と実質的に同様である。ＰＭＯＳト
ランジスタ５２は欠陥検出器として作用し、ＮＭＯＳト
ランジスタ１６に欠陥があるときに、回路５０の出力電
圧が高電圧値に上昇した際出力からＶ_DDに電流を導通さ
せる。

【００１２】図３の回路３０は、以下のように動作す
る。制御電圧Ｖ_P が高デジタル値、制御電圧Ｖ_N が低デ
ジタル値であるとき、ＰＭＯＳ１２およびＮＭＯＳ１４
の双方はオフとなり、したがって導通せず、回路３０の
出力は浮遊状態(float) となる。５Ｖの供給電圧で動作
する回路によって回路３０が駆動されると、回路３０の
出力における電圧は、プロセス回路３０が耐えるように
設計された量を超えて上昇する。回路３０の出力が５Ｖ
に上昇した場合、カスコードトランジスタ１６は、出力
における電圧降下を一部分担するように作用し、ＮＭＯ
Ｓトランジスタ１４およびＮＭＯＳトランジスタ１６の
いずれにも、５Ｖの電圧降下全体がかからないようにす
る。ＮＭＯＳトランジスタ１６は、ＮＭＯＳトランジス
タ１４がオンのとき、電流を導通させるようにバイアス
される。ＮＭＯＳトランジスタ１４がオフのとき、導通
は起こらず、ＮＭＯＳトランジスタ１６はＮＭＯＳトラ
ンジスタ１４と、回路出力における電圧降下を分担す
る。このようにして、回路３０は、図２の従来例に示し
たような、ＮＭＯＳトランジスタ１４のホットキャリア
の劣化を防止する。しかしながら、ＮＭＯＳトランジス
タ１６に（なんらかの理由で）欠陥があり、ドレイン−
ソース間が事実上「短絡」している場合、５Ｖ全て（ま
たは出力におけるいかなる電圧）がＮＭＯＳトランジス
タ１４に集中する。図２に示した従来技術の回路２０に
は、このような潜在的な問題を防止または識別する方法
がない。欠陥検出回路３２は、出力がＶ_DDを超え、トラ
ンジスタ１６が短絡した場合に、出力からＶ_DDへの電流
経路を形成するので、単体検査(unit test) によって欠
陥を判定することができるという利点がある。欠陥検出
は様々な方法で行うことができ、欠陥検出の全ての方法
が本発明において認められることは理解されよう。

【００１３】図４は、本発明の好適実施例である回路４
０を示す。ここでは、図３の欠陥検出回路３２は、具体
的な素子、即ち、ダイオード４２と置き換えられてい
る。典型的なダイオードは、逆方向にバイアスされると
開放回路のように作用し、順方向にバイアスされると短
絡回路のように作用する。また、典型的なダイオード
は、順方向に約０．７Ｖのバイアスをかけられると、短
絡回路として作用する。したがって、ＰＭＯＳトランジ
スタ１２とＮＭＯＳトランジスタ１４がオフのとき、回
路４０の出力は５Ｖに上昇し、ＮＭＯＳトランジスタ１
６がなんらかの形の欠陥によって短絡すると、出力が約
Ｖ_DD＋０．７Ｖになったときにダイオード４２は電流を
Ｖ_DDに導通し始める。この欠陥は検査可能である。検査
中、検査技師は、ＰＭＯＳ１２およびＮＭＯＳ１４を強
制的にオフにし、回路４０の出力を５Ｖに上昇させる。
次に、出力ピンを監視して、出力に流れ込む電流を検出
する。認知可能な電流が検出されたなら、ダイオード４
２が出力からＶ_DDに電流を供給しているので、技師はＮ
ＭＯＳ１６に欠陥があることがわかる。

【００１４】図５は、カスコードトランジスタ構成の欠
陥検出機構を用いた、本発明の他の実施例である。回路
５０は、欠陥検出回路３２がＰＭＯＳトランジスタ５２
と置き換えられたことを除いて、回路３０と同様であ
る。ＰＭＯＳトランジスタ５２のバックゲートはそれ自
体のソースに結合されているので、図４のダイオード４
２と同様の効果のダイオードが形成される。同様に、Ｐ
ＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１４が
導通していないとき、回路５０の出力は５Ｖに上昇す
る。ＮＭＯＳトランジスタ１６が適正に動作するなら、
出力における電圧効果をＮＭＯＳトランジスタ１４と分
担することによって、ホットキャリアの欠陥からＮＭＯ
Ｓトランジスタ１４を保護する。ＮＭＯＳトランジスタ
１６に欠陥があって短絡すると、ＮＭＯＳトランジスタ
１４のドレインがＶ_DDより約０．７Ｖ高くなったときに
ＰＭＯＳトランジスタ５２が導通し始める。この場合
も、図４の回路４０および図３の回路３０と同様、回路
５０は検査可能である。検査技師は、ＰＭＯＳトランジ
スタ１２およびＮＭＯＳトランジスタ１４を強制的にオ
フにし、回路５０の出力を５Ｖに上昇させて、同時に出
力における電流の流れを監視する。認知し得る電流の流
れが出力で検出された場合、技師はＮＭＯＳトランジス
タ１６に欠陥があることを知る。

【００１５】以上、３．３Ｖの供給電圧Ｖ_DDを使用する
回路３０、回路４０、および回路５０として本発明につ
いて説明したが、本発明は、低い供給電圧を使用する回
路に、それより高い電圧の回路を接続するいかなる場合
にも適用可能であることは理解されよう。したがって、
供給電圧の低下が続く限り、本発明は適用可能であり続
ける。また、欠陥検出回路３２は多数の様々な感知回路
を含み得ることも認められよう。本発明は、欠陥検出の
全ての態様を包含するものとする。図４のダイオード４
２および図５のＰＭＯＳトランジスタ５２は、欠陥検出
回路３２を実施する方法を示した例示的な実施例に過ぎ
ない。

【００１６】以上、本発明をその好適実施例を参照しな
がら説明したが、この説明は限定の意味に解釈されるも
のではない。本発明の説明を参照すれば、当業者には、
開示した実施例の種々の変更は明白となろう。したがっ
て、特許請求の範囲の記載は、本発明の真の範囲に該当
するかかる変更または実施例全てに及ぶことを意図する
ものである。

【００１７】以上の説明に関して更に以下の項を開示す
る。 （１）スイッチングトランジスタとスイッチされないト
ランジスタとを有する、カスコードトランジスタ対と、
前記カスコードトランジスタ対に結合された欠陥検出回
路であって、前記カスコードトランジスタ対の前記スイ
ッチされないトランジスタに欠陥があるとき、電流を導
通させる前記欠陥検出回路と、を含むことを特徴とする
検査可能なカスコードトランジスタ回路。 （２）第１項において、前記カスコードトランジスタ対
は、２つのＭＯＳトランジスタから成り、欠陥がある場
合、前記スイッチされないトランジスタがドレインおよ
びソース端子間で短絡することを特徴とする、前記カス
コードトランジスタ回路。

【００１８】（３）出力に結合された第１および第２ト
ランジスタを有し、第１供給電圧で動作するカスコード
状トランジスタ対と、前記出力に結合され、前記第１供
給電圧よりも大きな第２供給電圧で動作する回路と、前
記カスコード状トランジスタ対に結合された欠陥検出回
路であって、前記第２供給電圧値が前記カスコード状ト
ランジスタ対の間にかかり、かつ前記カスコード状トラ
ンジスタ対内の前記第１トランジスタに欠陥があると
き、前記出力から前記第１供給電圧に電流を導通させる
前記欠陥検出回路と、を含むことを特徴とする耐高電圧
出力回路。 （４）第３項において、前記欠陥検出回路は、更に、陽
極が前記カスコード状トランジスタ対間に結合され、陰
極が前記第１供給電圧の強度に非常に近い電圧に結合さ
れたダイオードを含むことを特徴とする前記耐高電圧出
力回路。 （５）第３項において、前記欠陥検出回路は、更に、ド
レイン端子が前記カスコード状トランジスタ対の第１お
よび第２トランジスタ間に結合され、ゲート端子および
ソース端子が前記第１供給電圧の強度に非常に近い電圧
に結合され、前記カスコードトランジスタ対の型とは相
補関係にある型のＭＯＳトランジスタを含むことを特徴
とする前記耐高電圧出力回路。 （６）第３項において、前記欠陥検出回路は、更に、ド
レイン端子が前記カスコード状トランジスタ対の前記第
１および第２トランジスタ間に結合され、ゲート端子が
前記カスコードトランジスタ対のスイッチングトランジ
スタのゲートに結合され、ソースが前記第１供給電圧の
強度に非常に近い電圧に結合された、ＭＯＳトランジス
タを含むことを特徴とする前記耐高電圧出力回路。 （７）第３項において、更に、前記欠陥検出回路に結合
された検査可能構造を含み、認知可能な電流が前記欠陥
検出回路を通過する場合、前記カスコード状トランジス
タ対の第１トランジスタにおいて欠陥が識別されるよう
に、前記検査可能構造は前記欠陥検出回路を監視するこ
とを特徴とする前記耐高電圧出力回路。

【００１９】（８）制御電圧と回路の接地とに結合され
た第１トランジスタと、前記第１トランジスタと、前記
回路の供給電圧と強度が実質的に等しい電圧源と、回路
出力とに結合された第２トランジスタと、前記電圧源と
前記第１および第２トランジスタの接続部とに結合され
た欠陥検出手段であって、前記制御電圧がバイアスさ
れ、前記第１トランジスタが導通しておらず、前記第２
トランジスタに欠陥がある場合に、前記欠陥検出手段は
活性化し、これによって、前記第２トランジスタが前記
第１トランジスタと回路出力における電圧降下を分担す
ることを禁止し、前記欠陥検出回路の活性化は、前記回
路出力から前記電圧源への電流を吸い込むことによっ
て、前記回路出力における電流の監視を通じて、前記第
２トランジスタの欠陥を検出可能にする、前記欠陥検出
手段と、を含むことを特徴とする、検査可能な耐高電圧
回路。 （９）第８項において、前記欠陥検出手段は、陽極が前
記第１および第２トランジスタ間の前記接続部に結合さ
れ、陰極が前記電圧源に結合されたダイオードを含むこ
とを特徴とする、前記耐高電圧回路。 （１０）第８項において、前記欠陥検出手段は、前記第
１および第２トランジスタ間の前記接続部に結合された
第１端子と、前記電圧源に結合された第２端子、バック
ゲート端子およびゲート端子とを有するＰＭＯＳトラン
ジスタを含むことを特徴とする、前記耐高電圧回路。

【００２０】（１１）供給電圧に接続されたソース端子
と、第１制御電圧に接続されたゲート端子と、回路出力
を形成するドレイン端子とを有するＰＭＯＳトランジス
タと、前記回路出力に接続されたドレイン端子と、前記
供給電圧に接続されたゲート端子と、ソース端子とを有
する第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳト
ランジスタのソース端子に接続されたドレイン端子と、
第２制御電圧に接続されたゲート端子と、接地電位に接
続されたソース端子とを有する第２ＮＭＯＳトランジス
タと、前記第１ＮＭＯＳトランジスタの前記ゲート端子
とソース端子との間に接続された欠陥検出回路であっ
て、前記第１ＮＭＯＳトランジスタに欠陥があり、前記
第２ＮＭＯＳトランジスタが導通しておらず、破壊的に
高い電圧が前記回路出力に存在する場合、前記出力端子
から前記供給電圧に電流を導通させる前記欠陥検出回路
と、を含むことを特徴とする耐高電圧回路。 （１２）第１１項において、前記欠陥検出回路は、陽極
が前記第１ＮＭＯＳトランジスタの前記ソース端子に接
続され、陰極が前記第１ＮＭＯＳトランジスタの前記ゲ
ート端子に接続されたダイオードを含むことを特徴とす
る前記回路。 （１３）第１１項において、前記欠陥検出回路は、ソー
ス端子およびバックゲート端子が前記供給電圧に接続さ
れ、ドレイン端子が前記第１ＮＭＯＳトランジスタの前
記ソース端子に接続されたＰＭＯＳトランジスタを含む
ことを特徴とする前記回路。

【００２１】（１４）カスコード状トランジスタ対を含
む回路における潜在的な信頼性欠陥を検査する方法であ
って、欠陥検出機構をカスコード状トランジスタ対に結
合し、前記カスコード状トランジスタ対の内スイッチさ
れないトランジスタに欠陥がある場合、前記欠陥検出機
構は前記カスコード状トランジスタ対に流れ込む電流を
監視し、認知可能な電流が測定されたなら、前記カスコ
ード状トランジスタ対の一方に欠陥があることが検出さ
れ、前記欠陥検出機構が電流を吸い込む、ステップを含
むことを特徴とする方法。 （１５）検査可能性を有する耐高電圧出力回路３０は、
欠陥検出回路３２と結合された、カスコード状トランジ
スタ対１４および１６を含む。欠陥検出回路３２を活性
化することによって、出力から認知可能な電流が引き出
される。出力を監視して認知可能な電流を検出すること
により、回路３０の検査が可能となり、欠陥のあるカス
コード状トランジスタ対を識別することができる。

【図面の簡単な説明】

【図１】従来技術によるＣＭＯＳ回路１０を示す概略
図。

【図２】従来技術によるカスコード状ＮＭＯＳトランジ
スタ１６を有するＣＭＯＳ回路２０を示す概略図。

【図３】本発明による、検査可能性を有する耐高電圧出
力３０を示す、ブロック図と概略図とを組み合わせた
図。

【図４】本発明の好適実施例４０を示す概略図。

【図５】本発明の他の好適実施例５０を示す概略図。

【図６】本発明の他の実施例を示す概略図。

【符号の説明】

１２，１４，１６ カスコード状トランジスタ ３０，４０，５０ 耐高電圧回路 ３２ 欠陥検出回路 ４２ ダイオード ５２ ＰＭＯＳトランジスタ ６０ 検査可能構造

Claims (2)

【特許請求の範囲】
1. 【請求項１】スイッチングトランジスタとスイッチされ
   ないトランジスタとを有する、カスコードトランジスタ
   対と、 前記カスコードトランジスタ対に結合された欠陥検出回
   路であって、前記カスコードトランジスタ対の前記スイ
   ッチされないトランジスタに欠陥があるとき、電流を導
   通させる前記欠陥検出回路と、を含むことを特徴とする
   検査可能なカスコードトランジスタ回路。
2. 【請求項２】カスコード状トランジスタ対を含む回路に
   おける潜在的な信頼性欠陥を検査する方法であって、 欠陥検出機構をカスコード状トランジスタ対に結合し、 前記カスコード状トランジスタ対の内スイッチされない
   トランジスタに欠陥がある場合、前記欠陥検出機構は前
   記カスコード状トランジスタ対に流れ込む電流を監視
   し、 認知可能な電流が測定されたことによって、前記カスコ
   ード状トランジスタ対の一方に欠陥があることを検出
   し、前記欠陥検出機構が電流を吸い込む、ステップを含
   むことを特徴とする方法。