JPH0487352A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、コンタクト孔内の多結晶シリコンの配線抵
抗の増加を防止できるようにした半導体素子の製造方法
に関するものである。
抗の増加を防止できるようにした半導体素子の製造方法
に関するものである。
（従来の技術）
集積回路の内部配線のコンタクト部を改良するための半
導体装置の製造方法に関して、特開昭６４−４２８１８
号公報により開示されている。
導体装置の製造方法に関して、特開昭６４−４２８１８
号公報により開示されている。
この公報の場合には、半導体装置内にＮ型あるいはＰ型
拡散層を形成した後、この拡散層上に堆積され、Ｂ、Ｐ
元素をそれぞれＩ Ｘ １０−” ｃｒａ以上含んだ低
融点シリケートガラスを含む層間絶縁膜にコンタクト孔
を設け、このコンタクト孔の底部と層間絶縁膜の内部に
このコンタクト孔の上拡散層と同し導電型のイオン注入
を行い、その活性化熱処理により上記層間絶縁膜の表面
の平坦化作用により、コンタクト孔内の内周上縁部にテ
ーバを設け、それによって、コンタクト配線のステツブ
カバレンジを改善するようにしたものである。
拡散層を形成した後、この拡散層上に堆積され、Ｂ、Ｐ
元素をそれぞれＩ Ｘ １０−” ｃｒａ以上含んだ低
融点シリケートガラスを含む層間絶縁膜にコンタクト孔
を設け、このコンタクト孔の底部と層間絶縁膜の内部に
このコンタクト孔の上拡散層と同し導電型のイオン注入
を行い、その活性化熱処理により上記層間絶縁膜の表面
の平坦化作用により、コンタクト孔内の内周上縁部にテ
ーバを設け、それによって、コンタクト配線のステツブ
カバレンジを改善するようにしたものである。
また、第２図は、従来の別の半導体素子の製造方法を示
す工程断面図である。まず、第２図（ａ）に示すごとく
、シリコン基板２１に熱酸化膜２２を０．０２〜０．０
５μｍ程度形成する。
す工程断面図である。まず、第２図（ａ）に示すごとく
、シリコン基板２１に熱酸化膜２２を０．０２〜０．０
５μｍ程度形成する。
次に、この熱酸化膜２２上に常圧気相成長法や減圧気相
成長法により、ボロン・リンドープシリコン酸化膜２３
を０．４〜０．８ＪＩｒｎ程度形成する。
成長法により、ボロン・リンドープシリコン酸化膜２３
を０．４〜０．８ＪＩｒｎ程度形成する。
その後、窒素および酸素または窒素と酸素の混合ガスの
８５０〜１０００ ”Ｃ程度の雰囲気中で１０〜４０分
程度熱処理し、ボロン・リンドープシリコン酸化膜２３
をガラスフローさせる。その後、ホトリソおよびエツチ
ング法を用いて選択的にコンタクト孔２６を形成する。
８５０〜１０００ ”Ｃ程度の雰囲気中で１０〜４０分
程度熱処理し、ボロン・リンドープシリコン酸化膜２３
をガラスフローさせる。その後、ホトリソおよびエツチ
ング法を用いて選択的にコンタクト孔２６を形成する。
次に、第２図（ロ）に示すごとく、多結晶シリコン２４
を０．６〜１．２−程度形成する。
を０．６〜１．２−程度形成する。
次に、第２図（ｃ）に示すごとく上記多結晶シリコン２
４をエツチング法を用いて全面除去を行う。
４をエツチング法を用いて全面除去を行う。
また、この時、多結晶シリコン２４がコンタクト孔２６
内に高さＨ１具体的には、０．２〜０．９短稈度残るよ
うにする。
内に高さＨ１具体的には、０．２〜０．９短稈度残るよ
うにする。
その後、ＢＦ、 （フッ化ボロン）を全面または選択
的にイオン打ち込みを行い、コンタクト孔２６内の多結
晶シリコン２４中でプロファイルを持ったＢＦｚを８０
０〜９５０°ＣのＦ−Ａ （Ｆｕｒｎａｃｅ Ａｎｎｅ
ａｌ）法を用いて、１０〜３０分程度の熱処理を行うこ
とによって、多結晶シリコン中を拡散させる。
的にイオン打ち込みを行い、コンタクト孔２６内の多結
晶シリコン２４中でプロファイルを持ったＢＦｚを８０
０〜９５０°ＣのＦ−Ａ （Ｆｕｒｎａｃｅ Ａｎｎｅ
ａｌ）法を用いて、１０〜３０分程度の熱処理を行うこ
とによって、多結晶シリコン中を拡散させる。
また、その後、Ｐ −Ｔ −Ａ （Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）法を用いて、１０００〜１５
００°Ｃの雰囲気で５〜４０秒程度熱処理を行い、コン
タクト孔２６内の多結晶シリコン２４を活性化し、配線
抵抗を低下させる。
ｒｍａｌ Ａｎｎｅａｌ）法を用いて、１０００〜１５
００°Ｃの雰囲気で５〜４０秒程度熱処理を行い、コン
タクト孔２６内の多結晶シリコン２４を活性化し、配線
抵抗を低下させる。
最後に第２図（ｄｌに示すごとく、メタル系層の配線２
５を形成する。
５を形成する。
（発明が解決しようとする課題）
しかしながら、以上述べた半導体素子の製造方法では、
ＢＰ、（フッ化ボロン）イオン打ち込みを行い、その後
Ｆ、Ａ方法を用いて、８００〜９５０°Ｃの熱処理を１
０〜３０分程度行うことによって、ボロン・リンドープ
シリコン酸化膜２３よりリンがコンタクト孔２６内の多
結晶シリコン２４に拡散され、コンタクト孔２６内の多
結晶シリコン２４の抵抗が増加してしまうという問題点
があった。
ＢＰ、（フッ化ボロン）イオン打ち込みを行い、その後
Ｆ、Ａ方法を用いて、８００〜９５０°Ｃの熱処理を１
０〜３０分程度行うことによって、ボロン・リンドープ
シリコン酸化膜２３よりリンがコンタクト孔２６内の多
結晶シリコン２４に拡散され、コンタクト孔２６内の多
結晶シリコン２４の抵抗が増加してしまうという問題点
があった。
この発明は、前記従来技術が持っていたｒＪＩ題点のう
ち、Ｆ、Ａ方法を用いた熱処理を行うことによるコンタ
クト孔内の多結晶シリコンの配線抵抗が増加するという
点について解決した半導体素子の製造方法を提供するも
のである。
ち、Ｆ、Ａ方法を用いた熱処理を行うことによるコンタ
クト孔内の多結晶シリコンの配線抵抗が増加するという
点について解決した半導体素子の製造方法を提供するも
のである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子の
製造方法において、ＩＶＤ法（Ｊｏｎ ａｎｄνａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ：アイアン・アンド・ベー
パ・デポジション）によりＢまたはＢＦｚ イオン打ち
込みと多結晶シリコンの蒸着とを同時に行う工程を導入
したものである。
製造方法において、ＩＶＤ法（Ｊｏｎ ａｎｄνａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ ：アイアン・アンド・ベー
パ・デポジション）によりＢまたはＢＦｚ イオン打ち
込みと多結晶シリコンの蒸着とを同時に行う工程を導入
したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、Ｆ、Ａ法を用いた８０
０〜９５０°Ｃの熱処理を行うことなく、コンタクト孔
の多結晶シリコン中にＢまたはＢＦ、が均一に存在させ
ることになり、ボロン・リンドープシリコン酸化膜より
多結晶シリコン中へのアウト拡散を防止し、多結晶シリ
コンの配線抵抗を低下させるように作用し、したがって
、前記問題点を除去できる。
上のような工程を導入したので、Ｆ、Ａ法を用いた８０
０〜９５０°Ｃの熱処理を行うことなく、コンタクト孔
の多結晶シリコン中にＢまたはＢＦ、が均一に存在させ
ることになり、ボロン・リンドープシリコン酸化膜より
多結晶シリコン中へのアウト拡散を防止し、多結晶シリ
コンの配線抵抗を低下させるように作用し、したがって
、前記問題点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１１ｆ
ｆｌ（ｄ）はその一実施例の工程断面図であり、この第
１図（ａ）〜第１図（ｄ）において、第２図（ａ）〜第
２図伺と同一部分には同一符号を付して述べる。
て図面に基づき説明する。第１図（ａ）ないし第１１ｆ
ｆｌ（ｄ）はその一実施例の工程断面図であり、この第
１図（ａ）〜第１図（ｄ）において、第２図（ａ）〜第
２図伺と同一部分には同一符号を付して述べる。
まず第１図（ａ）に示すごとく、シリコン基板２１に熱
酸化膜２２を０．０２〜０．０５ｐｍ程度形成し、その
上に常圧気相成長法や減圧気相成長法によりボロン・リ
ンドープシリコン酸化膜２３を０．４〜０．８−程度形
成する。
酸化膜２２を０．０２〜０．０５ｐｍ程度形成し、その
上に常圧気相成長法や減圧気相成長法によりボロン・リ
ンドープシリコン酸化膜２３を０．４〜０．８−程度形
成する。
その後に、窒素および酸素または窒素と酸素の混合ゲス
の８５０〜１０００℃程度の雰囲気中で１０〜４０分程
度の熱処理でボロン・リンドーブシリコン酸化膜２３を
ガラスフローさせて表面形状を滑らかにする。
の８５０〜１０００℃程度の雰囲気中で１０〜４０分程
度の熱処理でボロン・リンドーブシリコン酸化膜２３を
ガラスフローさせて表面形状を滑らかにする。
その後、ホトリソおよびエツチング法を用いて、選）Ｒ
的にコンタクト孔２６を形成する。
的にコンタクト孔２６を形成する。
次に、第１図Φ）に示すごとく、多結晶シリコン２４を
ＩＶＤ法を用いてＢまたはＢＦｚ イオン打ち込みと多
結晶シリコン２４の蒸着とを同時に行い、０．６〜１．
２ ｎ程度形成する。
ＩＶＤ法を用いてＢまたはＢＦｚ イオン打ち込みと多
結晶シリコン２４の蒸着とを同時に行い、０．６〜１．
２ ｎ程度形成する。
この時の多結晶シリコン２４の成長速度を２０人／ ｍ
ｉ ｎ以上、ＢまたはＢＰ、イオン打ち込み条件とし
て加速度５ ｋｅｖ〜３ｋｅν ドーズ量１．０×１
０ ”１ｏｎｓ／ ｃ４〜１．ＯＸ １０ ”１ｏｎｓ
／ ｃ−とする。
ｉ ｎ以上、ＢまたはＢＰ、イオン打ち込み条件とし
て加速度５ ｋｅｖ〜３ｋｅν ドーズ量１．０×１
０ ”１ｏｎｓ／ ｃ４〜１．ＯＸ １０ ”１ｏｎｓ
／ ｃ−とする。
次に、第１１１ｉＪ（ｃ）に示すごとく、形成された多
結晶シリコン２４をエツチング法を用いて全面除去する
。この時、多結晶シリコン２４がコンタクト孔２６内に
高さＨ１具体的には０．２〜０．９−程度残るようにす
る。
結晶シリコン２４をエツチング法を用いて全面除去する
。この時、多結晶シリコン２４がコンタクト孔２６内に
高さＨ１具体的には０．２〜０．９−程度残るようにす
る。
その後、Ｒ，Ｔ−Ａ法を用いて、１０００〜１５００°
Ｃの雰囲気で５〜４０秒程度の熱処理を行う。最後に第
１図（ｄ）に示すごとく、メタル系層の配線２５を形成
する。
Ｃの雰囲気で５〜４０秒程度の熱処理を行う。最後に第
１図（ｄ）に示すごとく、メタル系層の配線２５を形成
する。
（発明の効果）
以上、詳細に説明したように、この発明によれば、ＩＶ
Ｄ法を用いたＢまたはＢＦｚ イオン打ち込みと多結晶
シリコンの蒸着を同時に行うことによって、Ｆ、Ａ法を
使用した８００〜９５０ ’Ｃの熱処理を行うことなし
に、コンタクト孔内の多結晶シリコン中にＢまたはＢＰ
、が均一に存在させることが可能となり、ボロン・リン
ドープシリコン酸化膜より多結晶シリコン中へのリンの
拡散がなくなり、コンタクト抵抗を低く保つことができ
、また、コンタクトフローの工程がなくなり、信転性の
優れた半導体素子を得ることができる。
Ｄ法を用いたＢまたはＢＦｚ イオン打ち込みと多結晶
シリコンの蒸着を同時に行うことによって、Ｆ、Ａ法を
使用した８００〜９５０ ’Ｃの熱処理を行うことなし
に、コンタクト孔内の多結晶シリコン中にＢまたはＢＰ
、が均一に存在させることが可能となり、ボロン・リン
ドープシリコン酸化膜より多結晶シリコン中へのリンの
拡散がなくなり、コンタクト抵抗を低く保つことができ
、また、コンタクトフローの工程がなくなり、信転性の
優れた半導体素子を得ることができる。
第１図（ａ）ないし第１図（ｄ）はこの発明の半導体素
子の製造方法の一実施例の工程断面図、第２図（ａｌな
いし第２図（ｄ）は従来の半導体素子の製造方法の工程
断面図である。
子の製造方法の一実施例の工程断面図、第２図（ａｌな
いし第２図（ｄ）は従来の半導体素子の製造方法の工程
断面図である。
Claims (1)
- 【特許請求の範囲】 （ａ）シリコン基板上に形成した熱酸化膜を介して、ボ
ロン・リンドープシリコン酸化膜を形成する工程と、 （ｂ）上記熱酸化膜、および上記ボロン・リンドープシ
リコン酸化膜を選択的にホトリソ、およびエッチング法
を用いて選択的にコンタクト孔を形成する工程と、 （ｃ）上記ボロン・リンドープシリコン酸化膜上に、Ｉ
ＶＤ法によりＢまたはＢＦ＿２イオンの打ち込みと、多
結晶シリコンの蒸着を同時に行い、ＢまたはＢＦ＿２が
均一に分布している多結晶シリコンを形成しかつ熱処理
を行う工程と、 （ｄ）上記多結晶シリコンをエッチング法を用いて全面
除去し、上記コンタクト孔内にのみ多結晶シリコンを残
す工程と、 （ｅ）メタル系層の配線を形成する工程と、よりなる半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142890A JP2944159B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20142890A JP2944159B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0487352A true JPH0487352A (ja) | 1992-03-19 |
| JP2944159B2 JP2944159B2 (ja) | 1999-08-30 |
Family
ID=16440923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20142890A Expired - Fee Related JP2944159B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944159B2 (ja) |
-
1990
- 1990-07-31 JP JP20142890A patent/JP2944159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944159B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |