JPH0487555A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH0487555A JPH0487555A JP19712290A JP19712290A JPH0487555A JP H0487555 A JPH0487555 A JP H0487555A JP 19712290 A JP19712290 A JP 19712290A JP 19712290 A JP19712290 A JP 19712290A JP H0487555 A JPH0487555 A JP H0487555A
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- Japan
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- output voltage
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- current
- voltage
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- 239000003990 capacitor Substances 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000004804 winding Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源回路に関する。
従来、この種の電源は、過電圧保護回路は、出力電圧を
検出し、フォトカプラ等で一次側にフィードバックし、
発振を停止させる回路を有するか、出力電圧をショート
する回路を有していた。
検出し、フォトカプラ等で一次側にフィードバックし、
発振を停止させる回路を有するか、出力電圧をショート
する回路を有していた。
上述した従来の電源回路は、出力電圧を検出し、フォト
カプラ等で一次側にフィードバックし発振を停止させる
回路を有しているので、発振停止回路が必要となり、電
源回路のコストが高くなるという欠点がある。また、出
力電圧をショートする回路を有している場合は、シ翳−
トした時、電源回路内のトランスに流れる一次電流の制
限だけによる「フ」の７特性のみの過電流保護となるの
で、ショートする素子の消費電力の処理が困難という欠
点もあり、電源回路自体のマージンを大きくとるためコ
ストが高くなるという欠点もある。
カプラ等で一次側にフィードバックし発振を停止させる
回路を有しているので、発振停止回路が必要となり、電
源回路のコストが高くなるという欠点がある。また、出
力電圧をショートする回路を有している場合は、シ翳−
トした時、電源回路内のトランスに流れる一次電流の制
限だけによる「フ」の７特性のみの過電流保護となるの
で、ショートする素子の消費電力の処理が困難という欠
点もあり、電源回路自体のマージンを大きくとるためコ
ストが高くなるという欠点もある。
本発明の電源回路は、出力電圧がしきい値以上になると
出力電圧ラインをショートさせる回路と、出力電圧ライ
ンがショートする事により、トランスの一次電流をトラ
ンスの一次電流制限回路で規定された値よりも小さいし
きい値に制限する回路とを含んで構成される。
出力電圧ラインをショートさせる回路と、出力電圧ライ
ンがショートする事により、トランスの一次電流をトラ
ンスの一次電流制限回路で規定された値よりも小さいし
きい値に制限する回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を示す回路図である。
出力電圧Ｖがしきい値以上になると、出力電圧ライン１
８をカソードさせる回路は、ツェナダイオード１５と抵
抗１６、サイリスタエフで構成される。
８をカソードさせる回路は、ツェナダイオード１５と抵
抗１６、サイリスタエフで構成される。
サイリスタ１７のアノードは、出力電圧ライン１８と接
続され、ツェナダイオード１５のカソードも出力電圧ラ
イン１８と接続されている。出力電圧ライン１８はダイ
オード１３のカソードとコンデンサ１４に接続されてい
る。ツェナダイオード１５のアノードは、抵抗工６の一
端と接続され抵抗工６の他端は、サイリスタ１７のゲー
トに接続されている。シグナルグランドエ８は、トラン
スエ２の出力巻線とコンデンサ１４と、サイリスタ１７
のカソードに接続されている。ダイオードエ３のアノー
ドは、トランス１２の二次巻線に接続されている。
続され、ツェナダイオード１５のカソードも出力電圧ラ
イン１８と接続されている。出力電圧ライン１８はダイ
オード１３のカソードとコンデンサ１４に接続されてい
る。ツェナダイオード１５のアノードは、抵抗工６の一
端と接続され抵抗工６の他端は、サイリスタ１７のゲー
トに接続されている。シグナルグランドエ８は、トラン
スエ２の出力巻線とコンデンサ１４と、サイリスタ１７
のカソードに接続されている。ダイオードエ３のアノー
ドは、トランス１２の二次巻線に接続されている。
出力電圧ライン１８がショートする事によりトランスの
一次電流をトランスの一次電流制限回路で規定された値
よりも小さいしきい値に制限する回路は、コンデンサ１
１．タイオード１０．抵抗８、抵抗９．トランジスタ７
、ツェナダイオード５、抵抗６とトランジスタ４で構成
される。
一次電流をトランスの一次電流制限回路で規定された値
よりも小さいしきい値に制限する回路は、コンデンサ１
１．タイオード１０．抵抗８、抵抗９．トランジスタ７
、ツェナダイオード５、抵抗６とトランジスタ４で構成
される。
トランス１２のベース駆動巻線２２の一端にダイオード
１０のカソードと抵抗８の一端とトランジスタ４のコレ
クタが接続されている。トランス１２のベース駆動巻線
２２の他端には、コンデンサ１工の一端とトランジスタ
７のコレクタとツェナダイオード５のカッ−とが接続さ
れている。コンデンサ１１の他端は、ダイオード１０の
アノードと抵抗９の一端に接続されている。抵抗８の他
端は、抵抗８の他端と接続されトランジスタ７のベース
に接続されている。トランジスタ７のエミッタは、ツェ
ナダイオード５のアノードと接続され、抵抗６の一端と
トランジスタ４のベースにも接続されている。トランジ
スタ４のエミッタは抵抗６の他端と接続されている。
１０のカソードと抵抗８の一端とトランジスタ４のコレ
クタが接続されている。トランス１２のベース駆動巻線
２２の他端には、コンデンサ１工の一端とトランジスタ
７のコレクタとツェナダイオード５のカッ−とが接続さ
れている。コンデンサ１１の他端は、ダイオード１０の
アノードと抵抗９の一端に接続されている。抵抗８の他
端は、抵抗８の他端と接続されトランジスタ７のベース
に接続されている。トランジスタ７のエミッタは、ツェ
ナダイオード５のアノードと接続され、抵抗６の一端と
トランジスタ４のベースにも接続されている。トランジ
スタ４のエミッタは抵抗６の他端と接続されている。
通常は、直流電源１が加わると、リンギンブチローフコ
ンバータの原理で、トランジスタ１２がオンし、抵抗３
の両端電圧が、ツェナダイオード５のツェナ電圧とトラ
ンジスタ４のベースエミッタ飽和電圧の合計値と等しく
なった時トランジスタ４がオンし、トランジスタ２をオ
フさせて発振を持続している。この発振によりトランス
１２を介してトランス１２の２次巻線２０に出力電圧が
発生し、ダイオード１３により整流されコンデンサ１４
に電圧を蓄積する。この状態では、ツェナダイオード１
５に動作電流が流れない様にツェナダイオ−・ドを選ん
である。
ンバータの原理で、トランジスタ１２がオンし、抵抗３
の両端電圧が、ツェナダイオード５のツェナ電圧とトラ
ンジスタ４のベースエミッタ飽和電圧の合計値と等しく
なった時トランジスタ４がオンし、トランジスタ２をオ
フさせて発振を持続している。この発振によりトランス
１２を介してトランス１２の２次巻線２０に出力電圧が
発生し、ダイオード１３により整流されコンデンサ１４
に電圧を蓄積する。この状態では、ツェナダイオード１
５に動作電流が流れない様にツェナダイオ−・ドを選ん
である。
今、何らかの原因で出力電圧が上昇したとすると、ツェ
ナダイオード１５に動作電流が流れるまで出力電圧が上
昇する。ツェナダイオード１５に流れた動作電流は、抵
抗１６を通り、サイリスタ１７のゲート電流となる。こ
の電流がトリガとなり、サイリスタ１７はオンし、出力
電圧ライン１８をショートする。
ナダイオード１５に動作電流が流れるまで出力電圧が上
昇する。ツェナダイオード１５に流れた動作電流は、抵
抗１６を通り、サイリスタ１７のゲート電流となる。こ
の電流がトリガとなり、サイリスタ１７はオンし、出力
電圧ライン１８をショートする。
この時のショート電流はトランジスタ４のペースエミッ
タ飽和電圧のツェナダイオード５のツェナ電圧の合計値
を抵抗３の抵抗値で産出される電流値により制限される
。
タ飽和電圧のツェナダイオード５のツェナ電圧の合計値
を抵抗３の抵抗値で産出される電流値により制限される
。
制限はされるがショート電流はかなり大きな値となって
いる。しかし、サイリスタ１７がオンした事によりデッ
ドショートに近くなっているため、コンデンサ１１の両
端電圧も小さくなる。コンデンサ１１の両端電圧が小さ
くなると抵抗８と抵抗９で分圧された電位は高（なる。
いる。しかし、サイリスタ１７がオンした事によりデッ
ドショートに近くなっているため、コンデンサ１１の両
端電圧も小さくなる。コンデンサ１１の両端電圧が小さ
くなると抵抗８と抵抗９で分圧された電位は高（なる。
この分圧された電圧が高くなる事により分圧点がトラン
ジス７のベースに接続されているためトランジスタ７が
オンしツェナダイオード５をカソードしたのと同じ事に
なる。
ジス７のベースに接続されているためトランジスタ７が
オンしツェナダイオード５をカソードしたのと同じ事に
なる。
この時のショート電流は、トランジスタのコレクタエミ
ッタ飽、和電圧とトランジスタ４のペースエミッタ飽和
電圧の合計値を抵抗３の抵抗値で算出される電流値によ
り制限される。この時のショート電流は、かなり小さく
なる。
ッタ飽、和電圧とトランジスタ４のペースエミッタ飽和
電圧の合計値を抵抗３の抵抗値で算出される電流値によ
り制限される。この時のショート電流は、かなり小さく
なる。
本発明は、第２図の様な回路構成をとっても同じ動作が
出来る。
出来る。
以上説明したように本発明は、出力電圧がしきい値以上
になると出力電圧ラインをショートさせる回路と、出力
電圧ラインがショートする事によりトランスの一次電流
をトランスの一次電流制限回路で規定された値よりも小
さいしきい値に制限する回路を有する事により過電圧出
力を防止でき、なおかつ出力電圧ラインをショートする
素子の消費電力の処理が簡単となるばかりでなくショー
トする素子自体の定格も小さくできる。また、出力電圧
ラインがショートする事によりトランスの一次電流をト
ランスの一次電流制限回路で規定された値よりも小さい
敷居値に制限する回路は出力の過電流保護回路も兼る事
ができ、トータル的にコストの低い電源を提供する事が
できるという効果がある。
になると出力電圧ラインをショートさせる回路と、出力
電圧ラインがショートする事によりトランスの一次電流
をトランスの一次電流制限回路で規定された値よりも小
さいしきい値に制限する回路を有する事により過電圧出
力を防止でき、なおかつ出力電圧ラインをショートする
素子の消費電力の処理が簡単となるばかりでなくショー
トする素子自体の定格も小さくできる。また、出力電圧
ラインがショートする事によりトランスの一次電流をト
ランスの一次電流制限回路で規定された値よりも小さい
敷居値に制限する回路は出力の過電流保護回路も兼る事
ができ、トータル的にコストの低い電源を提供する事が
できるという効果がある。
第１図は、本発明の第１の実施例を示す回路図、第２図
は本発明の第２の実施例を示す回路図である。
は本発明の第２の実施例を示す回路図である。
１・・・直流電源、２・・・トランジスタ、３・・・抵
抗、４・・・トランジスタ、５・・・ツェナダイオード
、６・・・抵抗、７・・・トランジスタ、８・・・抵抗
、９・・・抵抗、１０・・・ダイオード、１１・・・コ
ンデンサ、１２・・・トランス、１３・・・ダイオード
、１４・・・コンデンサ、１５・・・ツェナダイオード
、１６・・・抵抗、１７・・・サイリスタ、１８・・・
出力電圧ライン、１９・・・シグナルグランドライン、
２０・・・トランス１２の二次巻線、２１・・・トラン
ス１２の一次巻線、２２・・・トランス１２のベース駆
動巻線。
抗、４・・・トランジスタ、５・・・ツェナダイオード
、６・・・抵抗、７・・・トランジスタ、８・・・抵抗
、９・・・抵抗、１０・・・ダイオード、１１・・・コ
ンデンサ、１２・・・トランス、１３・・・ダイオード
、１４・・・コンデンサ、１５・・・ツェナダイオード
、１６・・・抵抗、１７・・・サイリスタ、１８・・・
出力電圧ライン、１９・・・シグナルグランドライン、
２０・・・トランス１２の二次巻線、２１・・・トラン
ス１２の一次巻線、２２・・・トランス１２のベース駆
動巻線。
Claims (1)
- 出力電圧がしきい値以上になると出力電圧ラインをショ
ートさせる回路と、出力電圧ラインがショートする事に
より、トランスの一次電流をトランスの一次電流制限回
路で規定された値よりも小さいしきい値に制限する回路
とを含むことを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712290A JPH0487555A (ja) | 1990-07-25 | 1990-07-25 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19712290A JPH0487555A (ja) | 1990-07-25 | 1990-07-25 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487555A true JPH0487555A (ja) | 1992-03-19 |
Family
ID=16369104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19712290A Pending JPH0487555A (ja) | 1990-07-25 | 1990-07-25 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028755A (en) * | 1995-08-11 | 2000-02-22 | Fujitsu Limited | DC-to-DC converter capable of preventing overvoltages |
-
1990
- 1990-07-25 JP JP19712290A patent/JPH0487555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028755A (en) * | 1995-08-11 | 2000-02-22 | Fujitsu Limited | DC-to-DC converter capable of preventing overvoltages |
| US6046896A (en) * | 1995-08-11 | 2000-04-04 | Fijitsu Limited | DC-to-DC converter capable of preventing overvoltage |
| US6204648B1 (en) | 1995-08-11 | 2001-03-20 | Fujitsu Limited | DC-to-DC converter capable of preventing overvoltage |
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