JPH0488535A - 共有メモリのメモリマッピング方法、マルチｃｐｕシステム - Google Patents
共有メモリのメモリマッピング方法、マルチｃｐｕシステムInfo
- Publication number
- JPH0488535A JPH0488535A JP20246790A JP20246790A JPH0488535A JP H0488535 A JPH0488535 A JP H0488535A JP 20246790 A JP20246790 A JP 20246790A JP 20246790 A JP20246790 A JP 20246790A JP H0488535 A JPH0488535 A JP H0488535A
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- JP
- Japan
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- address
- shared memory
- cpu
- access
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は共有メモリのメモリマツピング方法に係り、特
に共有メモリに対するアドレスリーチの異なるＣＰＵで
構成されたマルチＣＰＵシステムに好敵な共有メモリの
マツピング方法に関する。
に共有メモリに対するアドレスリーチの異なるＣＰＵで
構成されたマルチＣＰＵシステムに好敵な共有メモリの
マツピング方法に関する。
［従来の技術］
マルチＣＰＵシステムにおけるＣＰＵ間通信の１つの手
段として、共有メモリを用いて行うものがあり、１つの
ＣＰＵが共有メモリへ書き込んだデータを他のＣＰＵが
読み取る、という方法で通信が行われる。このようなシ
ステムで、アドレスリーチの異なるＣＰＵが用いられて
いる場合には、第２図に示すような共有メモリのマツピ
ングが行われていた。（ＨＡＲＤＷＡＲＥ ＭＡＮＩＪ
ＡＬ ＨＩＤＴＣ８０５ｅｒｉｅＳ”０ｃｔｉｂｅｒ、
１９８３．ＨＩＴＡＣ旧江ＴＤ参照）即ちいま、３台の
ＣＰＵが用いられていて、ＣＰＵＩ、２の共有メモリに
対するアドレスリーチが５１２ＫＢ（キロバイト）、Ｃ
ＰＵ３の同アドレスリーチが４ＭＢ （メガバイト）と
する。そうすると各ＣＰＵのアドレスは共有メモリのＩ
Ｉ ＯＩＴ番地から当該ＣＰＵよりアクセス可能なアド
レスまでがマツピングされる。従って今の場合３台のＣ
ＰＵに共通なマツピングエリアは第２図（ａ）の共通部
に示したように、０”〜“０００７ＦＦＦＦ （１６進
）″番地までの５４２ＫＢとなる３このうち、全ＣＰ
Ｕ間の制御に必要な容量を２５６ＫＢとすると、残りの
２５６ＫＢをＣＰＵ″ｌと３間、及びＣＰＵ２と３間の
データ転送用エリアとして分割使用する。第２図（ｂ）
ではこれらにそれぞれ１２８ＫＢが割り当てられている
様子を示している３［発明が解決しようとする課題］ 上記した従来技術では、共有メモリを介してＣＰＵ間の
通信を行う場合に、アドレスリーチの小さいＣＰＵはど
小さい通信用エリアしか使用できず、とくにそのアドレ
スリーチの小さいＣＰ Ｕが多くなるほど、１つのＣＰ
Ｕで使えるエリアは小さくなり、データ転送の効率が悪
くなるという問題があった。
段として、共有メモリを用いて行うものがあり、１つの
ＣＰＵが共有メモリへ書き込んだデータを他のＣＰＵが
読み取る、という方法で通信が行われる。このようなシ
ステムで、アドレスリーチの異なるＣＰＵが用いられて
いる場合には、第２図に示すような共有メモリのマツピ
ングが行われていた。（ＨＡＲＤＷＡＲＥ ＭＡＮＩＪ
ＡＬ ＨＩＤＴＣ８０５ｅｒｉｅＳ”０ｃｔｉｂｅｒ、
１９８３．ＨＩＴＡＣ旧江ＴＤ参照）即ちいま、３台の
ＣＰＵが用いられていて、ＣＰＵＩ、２の共有メモリに
対するアドレスリーチが５１２ＫＢ（キロバイト）、Ｃ
ＰＵ３の同アドレスリーチが４ＭＢ （メガバイト）と
する。そうすると各ＣＰＵのアドレスは共有メモリのＩ
Ｉ ＯＩＴ番地から当該ＣＰＵよりアクセス可能なアド
レスまでがマツピングされる。従って今の場合３台のＣ
ＰＵに共通なマツピングエリアは第２図（ａ）の共通部
に示したように、０”〜“０００７ＦＦＦＦ （１６進
）″番地までの５４２ＫＢとなる３このうち、全ＣＰ
Ｕ間の制御に必要な容量を２５６ＫＢとすると、残りの
２５６ＫＢをＣＰＵ″ｌと３間、及びＣＰＵ２と３間の
データ転送用エリアとして分割使用する。第２図（ｂ）
ではこれらにそれぞれ１２８ＫＢが割り当てられている
様子を示している３［発明が解決しようとする課題］ 上記した従来技術では、共有メモリを介してＣＰＵ間の
通信を行う場合に、アドレスリーチの小さいＣＰＵはど
小さい通信用エリアしか使用できず、とくにそのアドレ
スリーチの小さいＣＰ Ｕが多くなるほど、１つのＣＰ
Ｕで使えるエリアは小さくなり、データ転送の効率が悪
くなるという問題があった。
本発明の目的は、アドレスリーチの小さなＣＰＵと、ア
ドレスリーチの大きなＣＰＵとの間の通信用エリアを拡
大することによって上記ＣＰＵの通信時のスルーブツト
を向上することのできる共有メモリのメモリマツピング
方法を提供するにある。
ドレスリーチの大きなＣＰＵとの間の通信用エリアを拡
大することによって上記ＣＰＵの通信時のスルーブツト
を向上することのできる共有メモリのメモリマツピング
方法を提供するにある。
口課題を解決するための手段］
上記の目的を達成するために、本発明においては、アド
レスリーチの小さなＣＰＵの共有メモリに対するアドレ
ス空間を、予め設定した境界値アドレスで第１及び第２
エリアに分割し、また各ＣＰＵから共有メモリへアクセ
スするアドレスの変換手段を各ＣＰＵに設けるとともに
、該変換手段によって、アドレスリーチの小さいＣＰＵ
からの共有メモリへのアクセスアドレスが上記第１エリ
アにあるときはどのＣＰＵに対しても共通の共有メモリ
エリアに割り付け、第２エリアにあるときは当該小アド
レスリーチのＣＰＵの間で異なる共有メモリが割り付け
られるようにした。
レスリーチの小さなＣＰＵの共有メモリに対するアドレ
ス空間を、予め設定した境界値アドレスで第１及び第２
エリアに分割し、また各ＣＰＵから共有メモリへアクセ
スするアドレスの変換手段を各ＣＰＵに設けるとともに
、該変換手段によって、アドレスリーチの小さいＣＰＵ
からの共有メモリへのアクセスアドレスが上記第１エリ
アにあるときはどのＣＰＵに対しても共通の共有メモリ
エリアに割り付け、第２エリアにあるときは当該小アド
レスリーチのＣＰＵの間で異なる共有メモリが割り付け
られるようにした。
［作用］
アドレスリーチの小さなＣＰｔＪから共有メモリへのア
クセス時に、変換手段はアクセスアドレスを予め設定さ
れた境界値アドレスと比較し、共有メモリのアドレス空
間のどのエリアに対応するかを判定する。その結果第２
エリアにあれば、当該ＣＰＵ対応に予め定められた共有
メモリ上のエリアの物理アドレスに変換して共有メモ１
ｊをアクでスする。従ってアドレスリーチの小さいＣＰ
Ｕの第２エリアに対応する共有メモリ上のエリアは当該
ＣＰＵ毎に別のエリアとする二とができ、アドレスリー
チの小さいＣＰＵの間で１つのエリアを分けて使う必要
がなくなる。一方、アドレスリーチの大きいＣＰＵのア
ドレスに対しては共有メモリの大きなエリアがマツピン
グされているから、上記アドレスリーチの小さい各ＣＰ
Ｕの第２エリア対応の上記共有メモリ上の各エリアは、
アドレスリーチの大きいＣＰＵのマツピングエリア上に
分散されて配置できる。従ってアドレスリーチ小のＣＰ
Ｕの各々とアドレスリーチ大のＣＰＵとの間の通信用に
は、アドレスリーチ小のＣＰＵの第２エリア全部に相当
する共有メモリ上のエリアが利用でき、そのエリアをさ
らに分割していた従来方法よりも通信のスループットが
大幅に向上する。
クセス時に、変換手段はアクセスアドレスを予め設定さ
れた境界値アドレスと比較し、共有メモリのアドレス空
間のどのエリアに対応するかを判定する。その結果第２
エリアにあれば、当該ＣＰＵ対応に予め定められた共有
メモリ上のエリアの物理アドレスに変換して共有メモ１
ｊをアクでスする。従ってアドレスリーチの小さいＣＰ
Ｕの第２エリアに対応する共有メモリ上のエリアは当該
ＣＰＵ毎に別のエリアとする二とができ、アドレスリー
チの小さいＣＰＵの間で１つのエリアを分けて使う必要
がなくなる。一方、アドレスリーチの大きいＣＰＵのア
ドレスに対しては共有メモリの大きなエリアがマツピン
グされているから、上記アドレスリーチの小さい各ＣＰ
Ｕの第２エリア対応の上記共有メモリ上の各エリアは、
アドレスリーチの大きいＣＰＵのマツピングエリア上に
分散されて配置できる。従ってアドレスリーチ小のＣＰ
Ｕの各々とアドレスリーチ大のＣＰＵとの間の通信用に
は、アドレスリーチ小のＣＰＵの第２エリア全部に相当
する共有メモリ上のエリアが利用でき、そのエリアをさ
らに分割していた従来方法よりも通信のスループットが
大幅に向上する。
［実施例］
以下本発明を実施例によって詳細に説明する。
第３図は本発明の方法を適用したマルチＣＰＵシステム
の構成例を示すものである。ＣＰＵＩ、２はセンサ５．
６のデータを信号線５１．６１を介して読み取り、イン
タフェース５０．６０を介し共有メモリ（ＧＭ）４にそ
のデータを一時格納する。ＣＰＵ３は、インタフェース
７０を介してそのデータを読み取ることでデータ転送が
行われる。
の構成例を示すものである。ＣＰＵＩ、２はセンサ５．
６のデータを信号線５１．６１を介して読み取り、イン
タフェース５０．６０を介し共有メモリ（ＧＭ）４にそ
のデータを一時格納する。ＣＰＵ３は、インタフェース
７０を介してそのデータを読み取ることでデータ転送が
行われる。
ここでＣＰＵＩ、２は、ＣＰＵ３と較ベアトレスリーチ
の小さなＣＰＵである。
の小さなＣＰＵである。
第１図は第３図（７）ＣＰＵＩ （またはＣＰＬ’２）
の一実施例を示すブロック図で、実行ユニット（ＥＵ）
１５０は、基本処理装置（ＢＰＵ）１５５、プライベー
トメモリ（ＰＭ）１５４、バスコントローラ（ＢＣ）１
５７、入出カプロセッサ（工○Ｐ）１５６、内部バス１
５８にて構成される。共有メモリ接続機構（ＧＭＰ）１
００は、本発明の特徴とする境界値アドレス記憶機構（
ＦＥＮＣＥ）１４０、比較器（ＣＭＰ）１３０、アドレ
ス変換機構１２０、共有メモリアクセスコントローラ（
ＣＮＴ）１６０より構成される。
の一実施例を示すブロック図で、実行ユニット（ＥＵ）
１５０は、基本処理装置（ＢＰＵ）１５５、プライベー
トメモリ（ＰＭ）１５４、バスコントローラ（ＢＣ）１
５７、入出カプロセッサ（工○Ｐ）１５６、内部バス１
５８にて構成される。共有メモリ接続機構（ＧＭＰ）１
００は、本発明の特徴とする境界値アドレス記憶機構（
ＦＥＮＣＥ）１４０、比較器（ＣＭＰ）１３０、アドレ
ス変換機構１２０、共有メモリアクセスコントローラ（
ＣＮＴ）１６０より構成される。
以下本実施例の動作を説明する。まず実行ユニット１５
０より信号線１５３を介しライトアクセス要求が発行さ
れると、アクセスコントローラ１６０は信号線５０２を
介し共有メモリ４ヘライトアクセス要求を出す。また、
アクセスアドレスＡは、アドレスバス１５１を介しアド
レス変換機構１２０及び比較器１３０へ入力され、比較
器１３０はアドレス記憶機構１４０の境界値アドレスＡ
ＯとアクセスアドレスＡとを比較する。その結果、もし
Ａ＜ＡＯであれば比較器出力はオフとなり、このときア
ドレス変換機構１２０は、入力されたアクセスアドレス
Ａをそのままビット拡張したアドレスＡＣとしく上位に
必要なだけＩＩ Ｏｊ＋ビットを付加して共有メモリの
全アドレスに必要な桁数にする）、バス５０１を介して
共有メモリ４へ出力する。一方、Ａ≧ＡＯ１即ちアクセ
スアドレスＡが境界値アドレス記憶機構であるときは比
較器１３０出力はオンとなり、アドレス変換機構１２０
は記憶機構１１０に格納された変換情報としてのオフセ
ット値ＡＳをアクセスアドレスＡに加えたＡＣ＝Ａ＋Ａ
Ｓを出力アドレスとして共有メモリ４へ出力する。この
ようにして共有メモリ４へのアドレス送出が行われると
、アクセスコントローラ１６０は信号線１５３を介して
実行ユニット１５０にライトデータ送出要求を行い、デ
ータバス１５２、バス５０１を経由で共有メモリ４ヘラ
イトデータを出力する。こうしてライトアクセスが終了
するとコントローラ１６０は、信号線１５３を介しライ
トアクセス終了報告を実行ユニット１５０に行う。
０より信号線１５３を介しライトアクセス要求が発行さ
れると、アクセスコントローラ１６０は信号線５０２を
介し共有メモリ４ヘライトアクセス要求を出す。また、
アクセスアドレスＡは、アドレスバス１５１を介しアド
レス変換機構１２０及び比較器１３０へ入力され、比較
器１３０はアドレス記憶機構１４０の境界値アドレスＡ
ＯとアクセスアドレスＡとを比較する。その結果、もし
Ａ＜ＡＯであれば比較器出力はオフとなり、このときア
ドレス変換機構１２０は、入力されたアクセスアドレス
Ａをそのままビット拡張したアドレスＡＣとしく上位に
必要なだけＩＩ Ｏｊ＋ビットを付加して共有メモリの
全アドレスに必要な桁数にする）、バス５０１を介して
共有メモリ４へ出力する。一方、Ａ≧ＡＯ１即ちアクセ
スアドレスＡが境界値アドレス記憶機構であるときは比
較器１３０出力はオンとなり、アドレス変換機構１２０
は記憶機構１１０に格納された変換情報としてのオフセ
ット値ＡＳをアクセスアドレスＡに加えたＡＣ＝Ａ＋Ａ
Ｓを出力アドレスとして共有メモリ４へ出力する。この
ようにして共有メモリ４へのアドレス送出が行われると
、アクセスコントローラ１６０は信号線１５３を介して
実行ユニット１５０にライトデータ送出要求を行い、デ
ータバス１５２、バス５０１を経由で共有メモリ４ヘラ
イトデータを出力する。こうしてライトアクセスが終了
するとコントローラ１６０は、信号線１５３を介しライ
トアクセス終了報告を実行ユニット１５０に行う。
実行ユニットからのリードアクセス時も全く同様で、共
有メモリ４へのリードアクセス要求の送出、アクセスア
ドレスＡの境界値アドレスＡＯとの比較、ＡＨＡＯかＡ
≧ＡＯかに応じたアドレス変換機構の動作とその出力ア
ドレスＡＣの共有メモリへの送出が行われる。リードア
クセスの場合はこのアドレスＡＣの送出によって共有メ
モリ４からリードデータが出力され、それがバス５０１
．１５２にオンバスされると、コントローラ１６０は信
号線１５３を介してリードアクセス終了を実行ユニット
１５０に報告する。
有メモリ４へのリードアクセス要求の送出、アクセスア
ドレスＡの境界値アドレスＡＯとの比較、ＡＨＡＯかＡ
≧ＡＯかに応じたアドレス変換機構の動作とその出力ア
ドレスＡＣの共有メモリへの送出が行われる。リードア
クセスの場合はこのアドレスＡＣの送出によって共有メ
モリ４からリードデータが出力され、それがバス５０１
．１５２にオンバスされると、コントローラ１６０は信
号線１５３を介してリードアクセス終了を実行ユニット
１５０に報告する。
第４図は以上の動作によるマツピングの例を示している
。従来例の説明（第２図）の場合と同じく、ＣＰＵＩ、
２の共有メモリに対するアドレスリーチが５１２ＫＢ、
ＣＰＵ３のアドレスリーチが４ＭＢ、全てのＣＰＵ間の
制御に必要な共有メモリ容量を２５６ＫＢとする。この
とき、第１図の記憶機構１４０の境界値アドレスＡＯを
ＣＰＵ１．２ともにＡＯ＝ ”０Ｏ０３ＦＦＦＦ” と
Ｌ、一方記憶機構１１０のオフセットＡＳをＣＰＵＩに
対してＡＳ＝”Ｏ”、ＣＰＵ２に対してＡＳ＝“０００
３ＦＦＦＦ （１６進）″に設定する。そうすると、Ｃ
ＰＵＩ、２ともそのアクセスアドレスＡがＡ＜ＡＯの時
は、Ａがそのまま共有メモリのアドレスＡＣとされるか
ら、共有メモリの＃ ＯＩＴからＡＯ＝ ”０Ｏ０３Ｆ
ＦＦＦ” Ｌ、−相当すル共通部がアクセスされる。こ
れは上記のＣＰｔＪ間の制御に必要なエリアである。一
方、アクセスアドレスＡが“０Ｏ０７ＦＦＦＦ”≧Ａ≧
ＡＯのときはＣＰＵＩではそのまま共有メモリにマツピ
ングされ、ＣＰＵ２ではＡＣ：Ａ＋ＡＳ、”０００７Ｆ
Ｆ Ｆ Ｆ ”≦ＡＣ≦” ０００８ Ｆ Ｆ Ｆ Ｆ
”なるアドレスＡＣにマツピングされるから、ＣＰＵ
ＩとＣＰＵ３間のデータ転送用エリアもＣＰＵ２とＣＰ
Ｕ５間の同エリアもともに２５６ＫＢ確保でき、従来の
方法による第２図の場合と比ベデータ転送用の専用エリ
アが２倍に拡大される。
。従来例の説明（第２図）の場合と同じく、ＣＰＵＩ、
２の共有メモリに対するアドレスリーチが５１２ＫＢ、
ＣＰＵ３のアドレスリーチが４ＭＢ、全てのＣＰＵ間の
制御に必要な共有メモリ容量を２５６ＫＢとする。この
とき、第１図の記憶機構１４０の境界値アドレスＡＯを
ＣＰＵ１．２ともにＡＯ＝ ”０Ｏ０３ＦＦＦＦ” と
Ｌ、一方記憶機構１１０のオフセットＡＳをＣＰＵＩに
対してＡＳ＝”Ｏ”、ＣＰＵ２に対してＡＳ＝“０００
３ＦＦＦＦ （１６進）″に設定する。そうすると、Ｃ
ＰＵＩ、２ともそのアクセスアドレスＡがＡ＜ＡＯの時
は、Ａがそのまま共有メモリのアドレスＡＣとされるか
ら、共有メモリの＃ ＯＩＴからＡＯ＝ ”０Ｏ０３Ｆ
ＦＦＦ” Ｌ、−相当すル共通部がアクセスされる。こ
れは上記のＣＰｔＪ間の制御に必要なエリアである。一
方、アクセスアドレスＡが“０Ｏ０７ＦＦＦＦ”≧Ａ≧
ＡＯのときはＣＰＵＩではそのまま共有メモリにマツピ
ングされ、ＣＰＵ２ではＡＣ：Ａ＋ＡＳ、”０００７Ｆ
Ｆ Ｆ Ｆ ”≦ＡＣ≦” ０００８ Ｆ Ｆ Ｆ Ｆ
”なるアドレスＡＣにマツピングされるから、ＣＰＵ
ＩとＣＰＵ３間のデータ転送用エリアもＣＰＵ２とＣＰ
Ｕ５間の同エリアもともに２５６ＫＢ確保でき、従来の
方法による第２図の場合と比ベデータ転送用の専用エリ
アが２倍に拡大される。
第５図は本発明の別の実施例を示すものである。
第１図の実施例では、記憶機構１４０及び１２０に記憶
されている境界値アドレスＡＯ及びアドレス変換情報Ａ
Ｓは固定値であった。この場合、確保されたデータ転送
用エリアの容量を超えるデータを転送する場合には、Ｃ
ＰＵＩまたは２とＣＰＵ３の間のデータ転送が完了する
までは欣のデータをデータ転送用エリアへ書き込むこと
ができず、その転送を一時中断する必要があった。本実
施例では、境界値アドレスＡＯ及びアドレス変換情報Ａ
Ｓを書き換え可能としてこの問題点を解決したものであ
る。このために、第１図の構成に、アクセスコントロー
ラ１６０から記憶機構１１０のアドレス変換情報を書き
換えるための信号線１６１と、記憶機構１４０の境界値
アドレスを書き換えるための信号線１６２を付加してい
る。
されている境界値アドレスＡＯ及びアドレス変換情報Ａ
Ｓは固定値であった。この場合、確保されたデータ転送
用エリアの容量を超えるデータを転送する場合には、Ｃ
ＰＵＩまたは２とＣＰＵ３の間のデータ転送が完了する
までは欣のデータをデータ転送用エリアへ書き込むこと
ができず、その転送を一時中断する必要があった。本実
施例では、境界値アドレスＡＯ及びアドレス変換情報Ａ
Ｓを書き換え可能としてこの問題点を解決したものであ
る。このために、第１図の構成に、アクセスコントロー
ラ１６０から記憶機構１１０のアドレス変換情報を書き
換えるための信号線１６１と、記憶機構１４０の境界値
アドレスを書き換えるための信号線１６２を付加してい
る。
この第５図の構成において、実行ユニット１５０から信
号線１５３を介してアドレス変換情報の変更要求が出さ
れると、コントローラ１６０は信号線１６１の信号をオ
ンとし、実行ユニット１５０からデータバス１５２にオ
ンバスされた新しいアドレス変換情報を記憶機構１１０
に書き込む。
号線１５３を介してアドレス変換情報の変更要求が出さ
れると、コントローラ１６０は信号線１６１の信号をオ
ンとし、実行ユニット１５０からデータバス１５２にオ
ンバスされた新しいアドレス変換情報を記憶機構１１０
に書き込む。
また、実行ユニット１５０から信号線１５３を介して境
界値アドレスの変更要求が出されると、コントローラ１
６０は信号線１６２の信号をオンとし、実行ユニット１
５０からデータバス１５２にオンバスされた新しい境界
値アドレスを記憶機構１４０に書き込む。
界値アドレスの変更要求が出されると、コントローラ１
６０は信号線１６２の信号をオンとし、実行ユニット１
５０からデータバス１５２にオンバスされた新しい境界
値アドレスを記憶機構１４０に書き込む。
本実施例によれば、共有メモリに対するアドレスリーチ
の分割位置とその分割したアドレス空間ノ共有メモリ上
へのマツピング位置を変更可能とすることで、転送デー
タ量に応じたダイナミックなマツピングで効率の良い転
送を行える。
の分割位置とその分割したアドレス空間ノ共有メモリ上
へのマツピング位置を変更可能とすることで、転送デー
タ量に応じたダイナミックなマツピングで効率の良い転
送を行える。
なお、以上の実施例では、３台のマルチＣＰＵシステム
の場合について述べたが、本発明は３台に限らず実施可
能であることが明らかである。
の場合について述べたが、本発明は３台に限らず実施可
能であることが明らかである。
［発明の効果コ
本発明によれば、アドレスリーチの異なるＣＰＵにて構
成されるマルチＣＰＵシステムムを７おいて、ＣＰＵ間
の通信用エリアに使用できるアドレス空間を従来よりも
拡張でき、またデータ転送量に応じてダイナミックにそ
の空間の大きさを設定できるから、ＣＰＵ間データ転送
のスループットを向上することができる効果がある。
成されるマルチＣＰＵシステムムを７おいて、ＣＰＵ間
の通信用エリアに使用できるアドレス空間を従来よりも
拡張でき、またデータ転送量に応じてダイナミックにそ
の空間の大きさを設定できるから、ＣＰＵ間データ転送
のスループットを向上することができる効果がある。
第１図は本発明の方法を実現するＣＰＵの一実施例を示
すブロック図、第２図は従来のマツピング例を示す図、
第３図はマルチＣＰＵシステムの構成例を示す図、第４
図は本発明を用いた場合の共有メモリアドレス空間のマ
ツピング例を示す図、第５図は本発明の別の実施例を示
すブロック図である。 １〜３・・ＣＰＵ、４・・・共有メモリ装置、１１０・
・アドレス変換情報記憶機構、１２０・・・アドレス変
換機構、 アドレス比較器、 １４０・境界 値アドレス記憶機構。
すブロック図、第２図は従来のマツピング例を示す図、
第３図はマルチＣＰＵシステムの構成例を示す図、第４
図は本発明を用いた場合の共有メモリアドレス空間のマ
ツピング例を示す図、第５図は本発明の別の実施例を示
すブロック図である。 １〜３・・ＣＰＵ、４・・・共有メモリ装置、１１０・
・アドレス変換情報記憶機構、１２０・・・アドレス変
換機構、 アドレス比較器、 １４０・境界 値アドレス記憶機構。
Claims (1)
- 【特許請求の範囲】 １、共有メモリと、該共有メモリの全エリアにアクセス
可能なアドレスリーチを有するところの少なくとも１台
の大ＣＰＵと、上記共有メモリの全エリアをアクセスす
るために必要なアドレスリーチを有させないところの複
数台の小ＣＰＵとを備えたマルチＣＰＵシステムでの共
有メモリのメモリマッピング方法において、上記小ＣＰ
Ｕの各々に、当該ＣＰＵの上記共有メモリに対するアド
レス空間を第１及び第２空間へ分割するための境界値ア
ドレスを記憶する第１の手段と、上記境界値アドレスと
上記共有メモリへのアクセスアドレスとを比較して該ア
クセスアドレスが上記第１及び第２の空間のいずれにあ
るかを判定する第２の手段と、該手段の判定結果に応じ
た上記アクセスアドレスの変換を行う第３の手段とを有
せしめ、上記小ＣＰＵから上記共有メモリへのアクセス
は上記第３の手段により生成されたアドレスによって行
うことを特徴とする共有メモリのメモリマッピング方法
。 ２、前記第１の手段の境界値アドレスを前記小ＣＰＵの
実行ユニットから書き換え可能としたことを特徴とする
請求項１記載の共有メモリのメモリマッピング方法。 ３、前記第３の手段によるアクセスアドレスの変換方法
を前記小ＣＰＵの実行ユニットから書き換え可能とした
ことを特徴とする請求項１または２記載の共有メモリの
メモリマッピング方法。 ４、前記第３の手段は、オフセットアドレスを記憶する
記憶手段と、上記オフセットアドレスとアクセスアドレ
スとを加算して出力するアドレス加算手段とから成るこ
とを特徴とする請求項１または３記載の共有メモリのメ
モリマッピング方法。 ５、共有メモリと、該共有メモリの全エリアにアクセス
可能なアドレスリーチを有するところの少なくとも１台
の大ＣＰＵと、上記共有メモリの全エリアをアクセスす
るために必要なアドレスリーチを有させないところの複
数台の小ＣＰＵとを備えたマルチＣＰＵシステムにおい
て、上記小ＣＰＵの各々は、当該ＣＰＵの上記共有メモ
リに対するアドレス空間を第１及び第２空間へ分割する
ための境界値アドレスを記憶する第１の手段と、上記境
界値アドレスと上記共有メモリへのアクセスアドレスと
を比較して該アクセスアドレスが上記第１及び第２の空
間のいずれにあるかを判定する第２の手段と、該手段の
判定結果に応じた上記アクセスアドレスの変換を行い上
記共有メモリをアクセスするためのアドレスを生成する
アドレス変換手段とを備えたことを特徴とするマルチＣ
ＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246790A JPH0488535A (ja) | 1990-08-01 | 1990-08-01 | 共有メモリのメモリマッピング方法、マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20246790A JPH0488535A (ja) | 1990-08-01 | 1990-08-01 | 共有メモリのメモリマッピング方法、マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488535A true JPH0488535A (ja) | 1992-03-23 |
Family
ID=16458011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20246790A Pending JPH0488535A (ja) | 1990-08-01 | 1990-08-01 | 共有メモリのメモリマッピング方法、マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488535A (ja) |
-
1990
- 1990-08-01 JP JP20246790A patent/JPH0488535A/ja active Pending
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