JPH0488679A - Ｍｅｓ構造電極の形成方法 - Google Patents
Ｍｅｓ構造電極の形成方法Info
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- JPH0488679A JPH0488679A JP2204528A JP20452890A JPH0488679A JP H0488679 A JPH0488679 A JP H0488679A JP 2204528 A JP2204528 A JP 2204528A JP 20452890 A JP20452890 A JP 20452890A JP H0488679 A JPH0488679 A JP H0488679A
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- phosphoric acid
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- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＥＳ（金属−半導体）構造電極の形成方法に
関する。
関する。
ＭＥＳＦＥＴ （ショットキゲート電界効果トランシタ
）やショットキ型ダイオードの作製には、ＭＥＳ構造電
極の形成が不可欠であり、この良否が素子の特性を大き
く左右する。このような素子に用いられるｍ−ｖ族化合
物半導体として、代表的なものにＧａ Ａｓがある。
）やショットキ型ダイオードの作製には、ＭＥＳ構造電
極の形成が不可欠であり、この良否が素子の特性を大き
く左右する。このような素子に用いられるｍ−ｖ族化合
物半導体として、代表的なものにＧａ Ａｓがある。
Ｇａ Ａｓは表面準位密度が高く、ショットキ接合を形
成した場合にフェルミ準位がギャップ中にビン止め（ピ
ンニング）され、ショットキー壁高さφ８が金属の仕事
関数φ、にほとんど依存しない。このためＥ／Ｄ−ＤＣ
ＦＬ回路等をＧａ Ａｓで構成すると論理振幅を確保す
るのが難しく、また高温環境下で動作不良が生じやすい
。
成した場合にフェルミ準位がギャップ中にビン止め（ピ
ンニング）され、ショットキー壁高さφ８が金属の仕事
関数φ、にほとんど依存しない。このためＥ／Ｄ−ＤＣ
ＦＬ回路等をＧａ Ａｓで構成すると論理振幅を確保す
るのが難しく、また高温環境下で動作不良が生じやすい
。
そこで、Ｇａ Ａｓ表面を（ＮＨ４）２Ｓｘを用いて硫
黄パッシベーション処理する技術が、近年になって注目
されている。これによれば、ＧａＡｓ表面の未結合手（
ダングリングボンド）を終端させることにより、表面準
位密度を低減できる。
黄パッシベーション処理する技術が、近年になって注目
されている。これによれば、ＧａＡｓ表面の未結合手（
ダングリングボンド）を終端させることにより、表面準
位密度を低減できる。
具体的には、下記文献
「Ｍｅｔａｌ−Ｄｅｐｅｎｄｅｎｔ ５ｃｈｏｔｔｋｙ
ＢａｒｒｉｅｒＨｅｉｇｈｔ ｗｉｔｈ ｔｈｅ
（ＮＨ４） ２Ｓｘ−Ｔｒｅａｔｅｄ ＧａＡｓ（Ｊａ
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｒ Ａ、ｐｐｌｔｅ
ｄ Ｐｈｙｓｉｃｓ、Ｖｏｉ２７゜Ｎｏ、Ｌｌ、 （１
９８８年１１月） ９１）、Ｌ２１２５〜Ｌ２１２７
） ＪのＦｉｇ、３に、表面単位密度の実測値が示され
ている。
ＢａｒｒｉｅｒＨｅｉｇｈｔ ｗｉｔｈ ｔｈｅ
（ＮＨ４） ２Ｓｘ−Ｔｒｅａｔｅｄ ＧａＡｓ（Ｊａ
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｒ Ａ、ｐｐｌｔｅ
ｄ Ｐｈｙｓｉｃｓ、Ｖｏｉ２７゜Ｎｏ、Ｌｌ、 （１
９８８年１１月） ９１）、Ｌ２１２５〜Ｌ２１２７
） ＪのＦｉｇ、３に、表面単位密度の実測値が示され
ている。
しかし、未だその低減の程度は不十分であって、良好な
デバイス特性を十分に保証するには至りでいない。
デバイス特性を十分に保証するには至りでいない。
本発明者は上記の諸点に鑑み、種々の検討を行なった結
果、ショットキ接合特性が良好なＭＥＳ構造電極の形成
方法を完成するに至った。
果、ショットキ接合特性が良好なＭＥＳ構造電極の形成
方法を完成するに至った。
〔課題を解決するための手段および作用〕本発明は、■
−■族の化合物半導体からなる基板上に、化合物半導体
にショットキー接触する金属材料を被着してＭＥＳ構造
電極を形成する方法において、金属材料の被着に先立ち
、基体の表面をリン酸系エッチャントにより処理し、次
いで硫黄パッシベーション処理することを特徴とする。
−■族の化合物半導体からなる基板上に、化合物半導体
にショットキー接触する金属材料を被着してＭＥＳ構造
電極を形成する方法において、金属材料の被着に先立ち
、基体の表面をリン酸系エッチャントにより処理し、次
いで硫黄パッシベーション処理することを特徴とする。
ここで、化合物半導体はガリウム（Ｇａ ）または砒素
（Ａｓ ）のいずれか一方を含むようなｍ−Ｖ族のもの
であるが、代表的なものとしてはＧａＡｓがある。この
ようなＧａ Ａｓ系半導体結晶に対して硫黄パッシベー
ション処理をすると、ダングリングボンドが終端されて
表面準位密度は低減されるが、これに先立ってリン酸系
エッチャントで処理すると、Ｇａ Ａｓ系半導体結晶の
表面層が除去され、表面準位密度低減の効果が増大され
る。
（Ａｓ ）のいずれか一方を含むようなｍ−Ｖ族のもの
であるが、代表的なものとしてはＧａＡｓがある。この
ようなＧａ Ａｓ系半導体結晶に対して硫黄パッシベー
ション処理をすると、ダングリングボンドが終端されて
表面準位密度は低減されるが、これに先立ってリン酸系
エッチャントで処理すると、Ｇａ Ａｓ系半導体結晶の
表面層が除去され、表面準位密度低減の効果が増大され
る。
ショットキ接触する金属材料の被着法には、種々のもの
があり、スパッタ法、特にＥＣＲスパッタ法を用いると
、硫黄パッシベーション処理の効果が劣化してしまうよ
うなことがない。
があり、スパッタ法、特にＥＣＲスパッタ法を用いると
、硫黄パッシベーション処理の効果が劣化してしまうよ
うなことがない。
以下、添付図面を参照して本発明の詳細な説明する。
第１図は本発明の処理が適用されるＭＥＳＦＥＴの製造
工程の一例を示す断面図であり、リン酸系エッチャント
処理／硫黄パッシベーション処理は１１図（ｉ）に図示
するステップで適用される。
工程の一例を示す断面図であり、リン酸系エッチャント
処理／硫黄パッシベーション処理は１１図（ｉ）に図示
するステップで適用される。
まず、イオン注入によってＧａ Ａｓ基板１１；ｎ型活
性層２およびｐ″″型バッファ層３を形成しく同図（ａ
）図示）、ゲート電極形成領域にレジストマスク４を形
成して全面にＳＩＮ膜５を堆積する（同図（ｂ）図示）
。次に、レジストマスク４の側壁にのみＳｉＮ膜５を舅
存させ、イオン注入によってｎ コノタクト領域６を形
成しく同図（ｃ）図示）、ＳｉＮ膜５を全て除去してイ
オン注入することにより、ｎ型領域６１を形成してＬＤ
Ｄ構造とする（同図（ｄ）゛図示）。
性層２およびｐ″″型バッファ層３を形成しく同図（ａ
）図示）、ゲート電極形成領域にレジストマスク４を形
成して全面にＳＩＮ膜５を堆積する（同図（ｂ）図示）
。次に、レジストマスク４の側壁にのみＳｉＮ膜５を舅
存させ、イオン注入によってｎ コノタクト領域６を形
成しく同図（ｃ）図示）、ＳｉＮ膜５を全て除去してイ
オン注入することにより、ｎ型領域６１を形成してＬＤ
Ｄ構造とする（同図（ｄ）゛図示）。
次に、全面にＳＩＮ膜７を堆積（同図（ｅ）図示）して
レジストマスク４を除去して、ゲート電極の反転マスク
を形成する（同図（ｆ）図示）。
レジストマスク４を除去して、ゲート電極の反転マスク
を形成する（同図（ｆ）図示）。
次に、全面にＳ ｉＯ２膜８を堆積しく同図（ｇ）図示
）、ゲート電極形成領域の近傍を残してＳＩＮ膜７およ
びＳｉＯ□膜８を除去する。そして、Ｇｅ層９を形成す
ることでソースおよびドレイン電極を得る（同図（ｈ）
図示）。
）、ゲート電極形成領域の近傍を残してＳＩＮ膜７およ
びＳｉＯ□膜８を除去する。そして、Ｇｅ層９を形成す
ることでソースおよびドレイン電極を得る（同図（ｈ）
図示）。
しかる後、全面にレジスト膜１０と５１０２膜１１を堆
積し、ゲート電極形成領域のレジスト膜１０および５ｉ
ｎ２膜１１を除去してスルーホールを形成する（同図（
ｉ）図示）。これにより、ｎ−型活性層２は露出される
ので、ここで実施例の特徴に係るリン酸系エッチャント
による処理と、硫黄パッシベーション処理を行なう。リ
ン酸系エッチャントによる処理としては、例えばＨ３Ｐ
Ｏ４とＨ２Ｏ２とＨ２Ｏからなるリン酸エツチング液を
用いて軽くエツチングし、ｎ−型活性層２の表面膜を除
去する。次いで、洗浄の後に、硫黄パッシベーション処
理として、例えば（ＮＨ４）２Ｓｘ溶液に浸漬し、ダン
グリングボンドを終端させる。しかる後、洗浄して次の
工程に進む。
積し、ゲート電極形成領域のレジスト膜１０および５ｉ
ｎ２膜１１を除去してスルーホールを形成する（同図（
ｉ）図示）。これにより、ｎ−型活性層２は露出される
ので、ここで実施例の特徴に係るリン酸系エッチャント
による処理と、硫黄パッシベーション処理を行なう。リ
ン酸系エッチャントによる処理としては、例えばＨ３Ｐ
Ｏ４とＨ２Ｏ２とＨ２Ｏからなるリン酸エツチング液を
用いて軽くエツチングし、ｎ−型活性層２の表面膜を除
去する。次いで、洗浄の後に、硫黄パッシベーション処
理として、例えば（ＮＨ４）２Ｓｘ溶液に浸漬し、ダン
グリングボンドを終端させる。しかる後、洗浄して次の
工程に進む。
すなわち、レジスト膜１０またはレジスト膜１０および
Ｓ ｒ ０２膜１１をマスクとして電極材料を堆積し、
ゲート電極１２を形成する。そして、レジスト膜１０お
よび５１０２膜１１を除去すると、同図（ｊ）のＭＥＳ
ＦＥＴが得られる。ここで、ゲート電極１２の形成は例
えばＥＣＲＣ式スパッタ法り行なわれる。
Ｓ ｒ ０２膜１１をマスクとして電極材料を堆積し、
ゲート電極１２を形成する。そして、レジスト膜１０お
よび５１０２膜１１を除去すると、同図（ｊ）のＭＥＳ
ＦＥＴが得られる。ここで、ゲート電極１２の形成は例
えばＥＣＲＣ式スパッタ法り行なわれる。
上記の実施例に関し、本発明者は最適な条件を見出すべ
く、種々の検討を行なった。
く、種々の検討を行なった。
まず、硫黄パッシベーション処理に先立ちｎ型活性層２
の表面層除去処理について、リン酸系エッチャントとア
ンモニア系エッチャントと硫酸系エッチャントを用、い
、ＰＬ、（蛍光）強度を比較した。その結果を第２図に
示す。図示の通り、Ｇａ Ａｓバンド端に対応するＰＬ
強度が、Ｈ２ＳＯやＮＨ４ＯＨを主成分とする、いわゆ
る逆メサエッチャントで処理したと゛きに比べて、３〜
４倍に向上しているのがわかる。すなわち、リン酸系エ
ッチャントのようないわゆる順メサエッチャントによれ
ば、Ｇａ Ａｓからなるｎ″″型活性層２の表面準位密
度を大幅に減少し得ることが間接的に確認された。なお
、逆メサエッチャントはエツチング面が逆メサ状及び順
メサ状となるものであり、順メサエッチャントとはエツ
チング面が全方向で順メサ状となるものをここでは指す
。
の表面層除去処理について、リン酸系エッチャントとア
ンモニア系エッチャントと硫酸系エッチャントを用、い
、ＰＬ、（蛍光）強度を比較した。その結果を第２図に
示す。図示の通り、Ｇａ Ａｓバンド端に対応するＰＬ
強度が、Ｈ２ＳＯやＮＨ４ＯＨを主成分とする、いわゆ
る逆メサエッチャントで処理したと゛きに比べて、３〜
４倍に向上しているのがわかる。すなわち、リン酸系エ
ッチャントのようないわゆる順メサエッチャントによれ
ば、Ｇａ Ａｓからなるｎ″″型活性層２の表面準位密
度を大幅に減少し得ることが間接的に確認された。なお
、逆メサエッチャントはエツチング面が逆メサ状及び順
メサ状となるものであり、順メサエッチャントとはエツ
チング面が全方向で順メサ状となるものをここでは指す
。
次に、ゲート電極１２に用いる金属材料としては、仕事
関数φ の大きいものが適していることがわかった。具
体的には、Ｐｔ （プラチナ）、Ｐｄ （パラジウ
ム）、Ｗ（タングステン）、ＷＳｉ （タングステン
シリサイド）、ＷＡＩＩ （タングステンアルミニウム
）を用いると、硫黄パッシベーション処理の効果の劣化
を抑え得ることがわかった。さらに、ゲート電極１２の
形成方法としては、スパッタ法を用いるのが硫黄パッシ
ベーション処理の効果の劣化を抑える点で好ましく、特
にＥＣＲＣ式スパッタ法いると、全く劣化を生じないこ
とがわかった。ＥＣＲ法ではプラズマ生成と成膜反応が
別室でなされるため、Ｇａ Ａｓ系半導体の表面がプラ
ズマでダメージを受けにくいなめと思われる。
関数φ の大きいものが適していることがわかった。具
体的には、Ｐｔ （プラチナ）、Ｐｄ （パラジウ
ム）、Ｗ（タングステン）、ＷＳｉ （タングステン
シリサイド）、ＷＡＩＩ （タングステンアルミニウム
）を用いると、硫黄パッシベーション処理の効果の劣化
を抑え得ることがわかった。さらに、ゲート電極１２の
形成方法としては、スパッタ法を用いるのが硫黄パッシ
ベーション処理の効果の劣化を抑える点で好ましく、特
にＥＣＲＣ式スパッタ法いると、全く劣化を生じないこ
とがわかった。ＥＣＲ法ではプラズマ生成と成膜反応が
別室でなされるため、Ｇａ Ａｓ系半導体の表面がプラ
ズマでダメージを受けにくいなめと思われる。
最後に、本発明者は、次のようにしてＭＥＳ構造電極を
試作した。
試作した。
まず、実施例としては、第１図（ｉ）のプロセスにおい
て、 ＨＰＯ：ＨＯ：Ｈ０ −４：１：１０００ のエツチング液を用い、開口部のＧａ Ａｓ活性層を１
５秒間エツチングした。水洗の後、直ちに（ＮＨ４）、
、Ｓｘ溶液に３分間浸漬し、１５秒間の水洗を行なって
、スパッタリングによりＰｔのゲート電極を形成した。
て、 ＨＰＯ：ＨＯ：Ｈ０ −４：１：１０００ のエツチング液を用い、開口部のＧａ Ａｓ活性層を１
５秒間エツチングした。水洗の後、直ちに（ＮＨ４）、
、Ｓｘ溶液に３分間浸漬し、１５秒間の水洗を行なって
、スパッタリングによりＰｔのゲート電極を形成した。
このときのショットキ障壁高さはφＢ−１，０９Ｖであ
った。比較例として、リン酸系エッチャントによる処理
をせずに、同図のＭＥＳ構造電極を形成した。このとき
のショットキ障壁高さはφＢ−１，ＯＯＶであり、本発
明による改善の効果が確認できた。
った。比較例として、リン酸系エッチャントによる処理
をせずに、同図のＭＥＳ構造電極を形成した。このとき
のショットキ障壁高さはφＢ−１，ＯＯＶであり、本発
明による改善の効果が確認できた。
以上、詳細に説明した通り本発明では、硫黄パッシベー
ション処理に先立ってリン酸系エッチャントで処理する
ことにより、Ｇａ Ａｓ系のような■−Ｖ族化合物半導
体の表面準位密度を低減させることができる。このため
、ショットキ特性に優れたＭＥＳ構造電極を作製するこ
とが可能になる。
ション処理に先立ってリン酸系エッチャントで処理する
ことにより、Ｇａ Ａｓ系のような■−Ｖ族化合物半導
体の表面準位密度を低減させることができる。このため
、ショットキ特性に優れたＭＥＳ構造電極を作製するこ
とが可能になる。
第１図は本発明が適用可能なＭＥＳＦＥＴの製造方法を
示す断面図、第２図はリン酸系エッチャントによる処理
による表面準位密度低減を示す図である。 １・・・Ｇａ Ａｓ基板、２・・・ｎ″″型活性層、４
・・・レジストマスク、５・・・ＳｉＮ膜、７・・・Ｓ
ｉＮ膜、８・・・Ｓ １０２膜、９・・・Ｇｅ層、１０
・・・レジスト膜、１１・・・Ｓ Ｉ Ｏ２膜、１２・
・・ゲート電極。 代理人弁理士 長谷用 芳 樹ＭＥＳＦＥＴの
製造工程（＋／３） 第１図（１） ＭＥＳＦＥＴ（７）製造工程（３／３）第１図（３） 第１図（２） 波 長 （入） 壁黄パッＳ）ベーショ）％理に先立つ処理第２図
示す断面図、第２図はリン酸系エッチャントによる処理
による表面準位密度低減を示す図である。 １・・・Ｇａ Ａｓ基板、２・・・ｎ″″型活性層、４
・・・レジストマスク、５・・・ＳｉＮ膜、７・・・Ｓ
ｉＮ膜、８・・・Ｓ １０２膜、９・・・Ｇｅ層、１０
・・・レジスト膜、１１・・・Ｓ Ｉ Ｏ２膜、１２・
・・ゲート電極。 代理人弁理士 長谷用 芳 樹ＭＥＳＦＥＴの
製造工程（＋／３） 第１図（１） ＭＥＳＦＥＴ（７）製造工程（３／３）第１図（３） 第１図（２） 波 長 （入） 壁黄パッＳ）ベーショ）％理に先立つ処理第２図
Claims (1)
- 【特許請求の範囲】 １、III−Ｖ族の化合物半導体からなる基板上に、当該
化合物半導体にショットキー接触する金属材料を被着し
てＭＥＳ構造電極を形成する方法において、 前記金属材料の被着に先立ち、前記基体の表面をリン酸
系エッチャントにより処理し、次いで硫黄パッシベーシ
ョン処理することを特徴とするＭＥＳ構造電極の形成方
法。 ２、前記化合物半導体はガリウムまたは砒素のいずれか
一方を含む請求項１記載のＭＥＳ構造電極の形成方法。 ３、前記硫黄パッシベーション処理は硫化アンモニウム
を用いる請求項１記載のＭＥＳ構造電極の形成方法。 ４、前記金属材料の被着はスパッタリングにより行なう
請求項１記載のＭＥＳ構造電極の形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204528A JP2830414B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｅｓ構造電極の形成方法 |
| KR1019910013193A KR950007955B1 (ko) | 1990-08-01 | 1991-07-31 | Mes구조전극의 형성방법 |
| CA002048201A CA2048201A1 (en) | 1990-08-01 | 1991-07-31 | Process for forming a mes electrodes |
| EP91112952A EP0469606A3 (en) | 1990-08-01 | 1991-08-01 | A process for forming a mes electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204528A JP2830414B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｅｓ構造電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0488679A true JPH0488679A (ja) | 1992-03-23 |
| JP2830414B2 JP2830414B2 (ja) | 1998-12-02 |
Family
ID=16492032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204528A Expired - Fee Related JP2830414B2 (ja) | 1990-08-01 | 1990-08-01 | Ｍｅｓ構造電極の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0469606A3 (ja) |
| JP (1) | JP2830414B2 (ja) |
| KR (1) | KR950007955B1 (ja) |
| CA (1) | CA2048201A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393680A (en) * | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
| JPH04199518A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| EP0690506B1 (fr) * | 1994-06-29 | 1999-09-08 | Laboratoires D'electronique Philips S.A.S. | Procédé de réalisation d'un dispositif semiconducteur comprenant au moins deux transistors à effet de champ ayant des tensions de pincement différentes |
| US6924218B2 (en) * | 2002-12-17 | 2005-08-02 | Raytheon Company | Sulfide encapsulation passivation technique |
| US7030032B2 (en) | 2003-05-13 | 2006-04-18 | Raytheon Company | Photodiode passivation technique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467521A (en) * | 1983-08-15 | 1984-08-28 | Sperry Corporation | Selective epitaxial growth of gallium arsenide with selective orientation |
| US4751201A (en) * | 1987-03-04 | 1988-06-14 | Bell Communications Research, Inc. | Passivation of gallium arsenide devices with sodium sulfide |
| US4871692A (en) * | 1988-09-30 | 1989-10-03 | Lee Hong H | Passivation of group III-V surfaces |
-
1990
- 1990-08-01 JP JP2204528A patent/JP2830414B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-31 CA CA002048201A patent/CA2048201A1/en not_active Abandoned
- 1991-07-31 KR KR1019910013193A patent/KR950007955B1/ko not_active Expired - Fee Related
- 1991-08-01 EP EP91112952A patent/EP0469606A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830414B2 (ja) | 1998-12-02 |
| KR950007955B1 (ko) | 1995-07-21 |
| CA2048201A1 (en) | 1992-02-02 |
| EP0469606A3 (en) | 1995-02-01 |
| EP0469606A2 (en) | 1992-02-05 |
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