JPH0445532A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0445532A JPH0445532A JP15474090A JP15474090A JPH0445532A JP H0445532 A JPH0445532 A JP H0445532A JP 15474090 A JP15474090 A JP 15474090A JP 15474090 A JP15474090 A JP 15474090A JP H0445532 A JPH0445532 A JP H0445532A
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- etching
- layer
- gaas
- semiconductor
- semiconductor surface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体の表面に精密に制御したウエットエ・チ
ングを行なう半導体装置の製造方法に関するものであシ
、リセヌ型ＧａＡｓＭＥＳＦＥＴ又はＨＥＭＴの製造に
有効な方法である。
ングを行なう半導体装置の製造方法に関するものであシ
、リセヌ型ＧａＡｓＭＥＳＦＥＴ又はＨＥＭＴの製造に
有効な方法である。
〈従来の技術〉
近年、ＨＥＭＴのゲートとソース間又はゲートとドレイ
ン間の直列抵抗を低減させるため、第２図に断面図で示
したように厚いｃ数百λ以上）ｎ”ＧａＡｓキャクプ層
５をもつ構成が提案されている。（この例は特開昭６８
−２１１７７０に説明されている。
ン間の直列抵抗を低減させるため、第２図に断面図で示
したように厚いｃ数百λ以上）ｎ”ＧａＡｓキャクプ層
５をもつ構成が提案されている。（この例は特開昭６８
−２１１７７０に説明されている。
以上のキャップ層５を形成したときは、第２図のＨＥＭ
Ｔで示したようにゲー）ｔＦＭ９を形成するキヤ・ツブ
層５を凹形にするりセスエンチングが不可欠になってい
る。従って、リセスエッチングを行なっているが、これ
は大きく分けると、反応性イオンエツチング（ＲＩＥ）
によるトライエツチングと、塩酸又は硫酸又は燐酸等の
酸と過酸化水素及び水との混合液等によるウェットエツ
チングがある。なお、第２図のＨＥＭＴの構成は、第５
図以下に同じ番号で示しであるので、ここでは説明を省
略する。
Ｔで示したようにゲー）ｔＦＭ９を形成するキヤ・ツブ
層５を凹形にするりセスエンチングが不可欠になってい
る。従って、リセスエッチングを行なっているが、これ
は大きく分けると、反応性イオンエツチング（ＲＩＥ）
によるトライエツチングと、塩酸又は硫酸又は燐酸等の
酸と過酸化水素及び水との混合液等によるウェットエツ
チングがある。なお、第２図のＨＥＭＴの構成は、第５
図以下に同じ番号で示しであるので、ここでは説明を省
略する。
〈発明が解決しようとする課題〉
以上のドライエツチングを用いて、半導体表面のエツチ
ングをするとゲート電極を形成する半導体表面にＲＩＥ
の加工による結晶欠陥ができるという問題がある。又、
その上に形成するゲート電極に高融点メタルを用いて、
ゲート電極形成後に熱処理などでＲＩＥによる加工ダメ
ージを回復させることもできるが製造プロセスが複雑化
する欠点がある。
ングをするとゲート電極を形成する半導体表面にＲＩＥ
の加工による結晶欠陥ができるという問題がある。又、
その上に形成するゲート電極に高融点メタルを用いて、
ゲート電極形成後に熱処理などでＲＩＥによる加工ダメ
ージを回復させることもできるが製造プロセスが複雑化
する欠点がある。
別のウェットエツチングである、第８図に示したような
従来の方法を用いると、過酸化水素による半導体表面の
酸化と、その酸化された半導体表面層の酸による除去が
同一のエツチング族によシ同時に進行することによって
エツチングされる。
従来の方法を用いると、過酸化水素による半導体表面の
酸化と、その酸化された半導体表面層の酸による除去が
同一のエツチング族によシ同時に進行することによって
エツチングされる。
このようなエツチング族のとき、半導体表面の酸化速度
と酸化された半導体面層の除去速度とのバランスで決ま
るエツチング速度を、半導体層の組成によって変えるこ
とができれば、このエツチングの選択性を利用すること
ができるが、ＨＥＭＴに用いられるＧａＡｓ、ＡノＧａ
Ａｓ、ＩｎＧａＡｓ又はＩｎＡノＡｓには選択的エツチ
ングができるウェットエツチングがない。従って、第８
図Ｋ 示した従来のウェットエツチングで１ｄＡｉＧ
ａＡｓ／ＧａＡｓ ＨＥＭＴのゲート部にリセスエッチ
ングをするときは、このトランジスタのドレイン電流が
最適値のときりセスエーチングを停止するためドレイン
電流をモニターする必要があ−た。しかも、第４図に示
したように、エッチャントが燐酸：過酸化水素：水＝８
二１：５０の混合液のときエツチング時間とドレイン電
流の間には、最適ドレイン電流にてきるリセスエフチン
グは、約１分のエツチング時間に対し、２秒以内の範囲
内で制御する必要がある。このようにＨＥＭＴのような
場合は選択エツチングができないことから、エツチング
の制御性が悪くなシ、従って、製品の再現性が乏しいと
いう問題があった。
と酸化された半導体面層の除去速度とのバランスで決ま
るエツチング速度を、半導体層の組成によって変えるこ
とができれば、このエツチングの選択性を利用すること
ができるが、ＨＥＭＴに用いられるＧａＡｓ、ＡノＧａ
Ａｓ、ＩｎＧａＡｓ又はＩｎＡノＡｓには選択的エツチ
ングができるウェットエツチングがない。従って、第８
図Ｋ 示した従来のウェットエツチングで１ｄＡｉＧ
ａＡｓ／ＧａＡｓ ＨＥＭＴのゲート部にリセスエッチ
ングをするときは、このトランジスタのドレイン電流が
最適値のときりセスエーチングを停止するためドレイン
電流をモニターする必要があ−た。しかも、第４図に示
したように、エッチャントが燐酸：過酸化水素：水＝８
二１：５０の混合液のときエツチング時間とドレイン電
流の間には、最適ドレイン電流にてきるリセスエフチン
グは、約１分のエツチング時間に対し、２秒以内の範囲
内で制御する必要がある。このようにＨＥＭＴのような
場合は選択エツチングができないことから、エツチング
の制御性が悪くなシ、従って、製品の再現性が乏しいと
いう問題があった。
本発明は、従来のリセスエッングングがもつ課題を解消
して、精度のよいリセスエッチングができる、ウェット
エツチングによる半導体装置の製造方法を提供すること
を目的としている。
して、精度のよいリセスエッチングができる、ウェット
エツチングによる半導体装置の製造方法を提供すること
を目的としている。
〈課題を解決するための手段〉
本発明による半導体表面のウニ・トエノチングは、その
半導体表面を酸化する工程と、その酸化された半導体表
面を除去する工程を別にしている。
半導体表面を酸化する工程と、その酸化された半導体表
面を除去する工程を別にしている。
このとき、はぼ一定になる酸化層の厚さを利用して精度
よくリセスエッチングを行い、従来のエツチング方法が
もつ問題点を解決するものである。
よくリセスエッチングを行い、従来のエツチング方法が
もつ問題点を解決するものである。
本発明のエツチング方法では、過酸化水素による半導体
表面の酸化を行なう工程と、酸化された半導体表面層を
酸の液によって除去する工程を分けて別の工程にしたも
のである。上記の酸化用工・チャ７トに浸漬すると半導
体表面での酸（ＩＳ−層は和する関数になる。つまり半
導体を酸化用エッチャントに浸漬して一定時間以上にな
ると酸化層の厚さは、時間により殆んど変化しなくなる
。
表面の酸化を行なう工程と、酸化された半導体表面層を
酸の液によって除去する工程を分けて別の工程にしたも
のである。上記の酸化用工・チャ７トに浸漬すると半導
体表面での酸（ＩＳ−層は和する関数になる。つまり半
導体を酸化用エッチャントに浸漬して一定時間以上にな
ると酸化層の厚さは、時間により殆んど変化しなくなる
。
以上で形成した半導体表面の酸化層は、水によって１０
％以下に希釈した塩酸、硫酸又は燐酸によ−て工・チン
グ除去することが可能であるが、この希釈液により直接
半導体層をエツチングすることは不可能である。従って
、半導体表面層を一定の厚さに酸化した厚さだけエツチ
ングすることになる。
％以下に希釈した塩酸、硫酸又は燐酸によ−て工・チン
グ除去することが可能であるが、この希釈液により直接
半導体層をエツチングすることは不可能である。従って
、半導体表面層を一定の厚さに酸化した厚さだけエツチ
ングすることになる。
く作 用〉
本発明のエツチングは、ウェットエツチングであり、Ｒ
ＩＥのようなドライエブチングによる加工ダメージの問
題もなく、又、従来のウェットエツチングのように時間
のみによってエツチング量を制御する方法でもなく、半
導体の表面にほぼ時間に無関係に一定の厚さによる酸化
層の形成と、その酸化層の除去を繰り返した回数で精度
よく工・チング量を制御することができる。従って、加
工ダメージもなく、精度のよいリセスエッチングなどの
ウェットエツチングが可能になった。
ＩＥのようなドライエブチングによる加工ダメージの問
題もなく、又、従来のウェットエツチングのように時間
のみによってエツチング量を制御する方法でもなく、半
導体の表面にほぼ時間に無関係に一定の厚さによる酸化
層の形成と、その酸化層の除去を繰り返した回数で精度
よく工・チング量を制御することができる。従って、加
工ダメージもなく、精度のよいリセスエッチングなどの
ウェットエツチングが可能になった。
〈実施例〉
以下、本発明の一実施例を図面を参照して説明する。こ
の実施例では、Ａ）ＧａＡｓ／ＧａＡｓのＨＥＭＴのゲ
ート部におけるリセスエッチングに本発明の工・チング
方法を用いた場合について説明する。
の実施例では、Ａ）ＧａＡｓ／ＧａＡｓのＨＥＭＴのゲ
ート部におけるリセスエッチングに本発明の工・チング
方法を用いた場合について説明する。
先ず、第５図に示すように、半絶縁性ＧａＡｓ基板１の
表面にす厚５０００ＡのアンドープＧａＡｓ層２１層厚
２０ＡのアンドープＡノＧａＡｓ層ａ１層厚８００人の
ｎＡＪＧａＡｓ層４０層厚６００人のｎＧ’ａＡｓ層５
を分子線エピタキシー（ＭＢＥ）法により連続的に成長
させ積層構成にした。次にＭＢＥ法で積層を形成した基
板１をＭＢＥ装置から取出し、通常のウェットエツチン
グによるメサ形成によシ、素子間分離の構造にした。更
に、通常の電極用金属薄膜の真空蒸着とフォトエ・ツチ
ングの工程及びアロイ処理によシ第５図に示したソース
電極６．ドレイン電極７を形成した。更に続いて、第６
図に示したように、積層成長層の表面にゲー）［極形成
用のレジストパターン８を作製し、このレジストパター
ン８をマスクにしてｎＧａＡｓ層の一部にリセスエッチ
ングを行った。このリセスエッチングは、第１図にも示
したようにｎＧａＡｓ半導体の表面を酸化するのみの溶
液（過酸化水素：水−１：８０）に１分間浸漬して１分
間の流水洗浄し、酸化物のみの除去溶液（塩酸：水＝１
：１０）に１分間浸漬した後、１分間の流水洗浄を行な
う工程を本発明の１回のエツチング工程とすると、この
１回の工程によって再現性よ（ｎＧａＡｓが２０Ａエフ
チングできた。
表面にす厚５０００ＡのアンドープＧａＡｓ層２１層厚
２０ＡのアンドープＡノＧａＡｓ層ａ１層厚８００人の
ｎＡＪＧａＡｓ層４０層厚６００人のｎＧ’ａＡｓ層５
を分子線エピタキシー（ＭＢＥ）法により連続的に成長
させ積層構成にした。次にＭＢＥ法で積層を形成した基
板１をＭＢＥ装置から取出し、通常のウェットエツチン
グによるメサ形成によシ、素子間分離の構造にした。更
に、通常の電極用金属薄膜の真空蒸着とフォトエ・ツチ
ングの工程及びアロイ処理によシ第５図に示したソース
電極６．ドレイン電極７を形成した。更に続いて、第６
図に示したように、積層成長層の表面にゲー）［極形成
用のレジストパターン８を作製し、このレジストパター
ン８をマスクにしてｎＧａＡｓ層の一部にリセスエッチ
ングを行った。このリセスエッチングは、第１図にも示
したようにｎＧａＡｓ半導体の表面を酸化するのみの溶
液（過酸化水素：水−１：８０）に１分間浸漬して１分
間の流水洗浄し、酸化物のみの除去溶液（塩酸：水＝１
：１０）に１分間浸漬した後、１分間の流水洗浄を行な
う工程を本発明の１回のエツチング工程とすると、この
１回の工程によって再現性よ（ｎＧａＡｓが２０Ａエフ
チングできた。
本実施例では、ｎＧａＡｓ層５に、このエツチング工程
を２０回繰シ返して、リセスエッチングを完了した。
を２０回繰シ返して、リセスエッチングを完了した。
その後、レジストパターン８の上から電子ビーム蒸着法
を用いた１０００λの膜厚のチタン（Ｔｉ）及び８００
０λの膜厚の金（Ａｕ ）によるゲート電極９を形成し
、レジストパターン上の蒸着物はレジストパターンの有
機溶剤による除去と同時に取除くリフトオフの処理を行
−た。以上で形成したゲート電極９を第７図に示した。
を用いた１０００λの膜厚のチタン（Ｔｉ）及び８００
０λの膜厚の金（Ａｕ ）によるゲート電極９を形成し
、レジストパターン上の蒸着物はレジストパターンの有
機溶剤による除去と同時に取除くリフトオフの処理を行
−た。以上で形成したゲート電極９を第７図に示した。
最後に、表面保護膜として２０００Ａの５ｉ−Ｎ膜１０
を被覆した状態を示したのが第８図である。
を被覆した状態を示したのが第８図である。
以上で説明した実施例では、本発明のエツチングをＨＥ
ＭＴのリセスエッチングで説明したが、本発明は実施例
によ１て限定されるものでなく、高精度の加工が必要な
半導体のウエフトエ・チングに適用できるものである。
ＭＴのリセスエッチングで説明したが、本発明は実施例
によ１て限定されるものでなく、高精度の加工が必要な
半導体のウエフトエ・チングに適用できるものである。
〈効 果〉
本発明のエンチング法により、例えばリセス型ＡノＧａ
Ａｓ／ＧａＡｓ ＨＥＭＴを製造するとき、ウェット
エツチングによるリセスエッチングを行っても工・チン
グを精度よく制御できるので、リセスエッチング工程中
にドレイン電流をモニターする必要もなく製造工程の簡
略化が可能になった。
Ａｓ／ＧａＡｓ ＨＥＭＴを製造するとき、ウェット
エツチングによるリセスエッチングを行っても工・チン
グを精度よく制御できるので、リセスエッチング工程中
にドレイン電流をモニターする必要もなく製造工程の簡
略化が可能になった。
以上の例から分るように、本発明によシ、従来のウェッ
トエツチングでは加工精度の点から難しかった精密加工
を容易に行なうことが可能になまた。
トエツチングでは加工精度の点から難しかった精密加工
を容易に行なうことが可能になまた。
第１図は本発明の実施例の半導体装置製造の工程を説明
するプロセスフロー図、第２図は厚いＧａＡｓキャフプ
層をもつＡノＧａＡｓ／ＧａＡｓＨＥＭＴの断面図、第
８図は従来のウエブトエプチング工程全示すプロセスフ
ロー図、第４図は従来のウェットエツチングによるゲー
ト部のりセスエツチング時間に対するドレイン電流の関
係を示す図、第５図乃至第８図は本発明の実施例のＨＥ
ＭＴの製造工程を示す断面図である。 １・・半絶縁性ＧａＡｓ基板、２・・・アンドープ、Ｇ
ａＡｓ層、８・・・アンドープＡ７！Ｇ ａ Ａ ｓ層
、４−ｎＡＪＧａＡｓ層、５−・ｎ Ｇ ａ Ａ ｓ層
、・・ソース電極、 ７・・ドレイン電極、 ８・・・レジス トパターン、 ９・・・ゲート電極、 ０・・・５ｉ−Ｎ膜。
するプロセスフロー図、第２図は厚いＧａＡｓキャフプ
層をもつＡノＧａＡｓ／ＧａＡｓＨＥＭＴの断面図、第
８図は従来のウエブトエプチング工程全示すプロセスフ
ロー図、第４図は従来のウェットエツチングによるゲー
ト部のりセスエツチング時間に対するドレイン電流の関
係を示す図、第５図乃至第８図は本発明の実施例のＨＥ
ＭＴの製造工程を示す断面図である。 １・・半絶縁性ＧａＡｓ基板、２・・・アンドープ、Ｇ
ａＡｓ層、８・・・アンドープＡ７！Ｇ ａ Ａ ｓ層
、４−ｎＡＪＧａＡｓ層、５−・ｎ Ｇ ａ Ａ ｓ層
、・・ソース電極、 ７・・ドレイン電極、 ８・・・レジス トパターン、 ９・・・ゲート電極、 ０・・・５ｉ−Ｎ膜。
Claims (1)
- １、半導体表面層のウエツトエッチングが、該半導体表
面層を酸化するのみの液で処理する工程と、前記半導体
表面層に形成された酸化層のみを除去する液で処理する
工程とからなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15474090A JPH0445532A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15474090A JPH0445532A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0445532A true JPH0445532A (ja) | 1992-02-14 |
Family
ID=15590889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15474090A Pending JPH0445532A (ja) | 1990-06-13 | 1990-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010094662A (ko) * | 2000-03-31 | 2001-11-01 | 오근호 | 랑가사이트(Ｌａ3Ｇａ5ＳｉＯ14) 단결정의 평탄도 측정법 |
| WO2007114134A1 (ja) | 2006-03-29 | 2007-10-11 | Mitsui Chemicals, Inc. | オレフィン系ブロックポリマーを含んでなる樹脂組成物およびその用途 |
-
1990
- 1990-06-13 JP JP15474090A patent/JPH0445532A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010094662A (ko) * | 2000-03-31 | 2001-11-01 | 오근호 | 랑가사이트(Ｌａ3Ｇａ5ＳｉＯ14) 단결정의 평탄도 측정법 |
| WO2007114134A1 (ja) | 2006-03-29 | 2007-10-11 | Mitsui Chemicals, Inc. | オレフィン系ブロックポリマーを含んでなる樹脂組成物およびその用途 |
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