JPH0489686A - メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路で構成されるメモリ素子に関し、特に
、ある領域間のデータ転送操作を短時間で行なうことが
できるメモリ素子に関する。

（従来の技術） 情報処理装置の主記憶装置には、任意のアドレスに対す
る書き込み操作と読み出し操作が可能な、すなわち、ラ
ンダム・アクセス可能な大容量メモリ素子が使用される
。このようなメモリ素子は、多数のメモリ・セルが格子
状に配置された構成となっている。以下、従来のメモリ
素子について第３図を参照して説明する。ここで、横方
向を行と呼び、縦方向を列と呼ぶ。このメモリ素子にお
いて、メモリ・セル２に対するアクセスは、行を指定す
る行アドレス１３と、列を指定する列アドレス１４とを
用いて行なわれる。ます、行アドレス・デコーダ６に行
アドレスを入力することにより、行アドレス・デコーダ
６は行方向に配線かれているワード線８の内、行アドレ
ス１３によって指定される行のワード線を有効にする。

この操作により、この行に置かれている１群のメモリ・
セルと。

列方向に配線されているビット線５とが接続される。読
み出し操作の場合は、この操作によりビット線に値が読
み出されるから、列アドレス１４を列セレクタ７に入力
することにより、列セレクタ７は列アドレス１４により
指定されたビット線５の値を選択して入出力信号線１６
に出力することにより、読み出し操作が完了する。また
、書き込み操作の場合は、列アドレス１４を列セレクタ
７に入力するとともに、書き込むべき値を入出力信号線
１６から入力することにより、列セレクタ７は列アドレ
ス１４により指定されたビット線５の値を強制的に書き
込むべき値に変更する。この結果、メモリ・セルに保持
される値は強制的に書き込むべき値に変更され、書き込
み操作が完了する。

ここで説明したメモリ素子において１回の書き込み操作
の対象となるのは、通常、１から数セル以内である。ま
た、このようなメモリ素子を複数個用いたメモリ・シス
テムでは、１回の書き込み操作により、数１０ビット分
のメモリ・セルの値が変更される。このようなメモリ・
システムへの書き込みの単位をワードと呼ぶ。

３ｆｌｌ　Ｉ’ｈの処理においては、メモリ・システム
へのアクセスはワードを単位として行なわれるが、仮想
記憶システムにおいて、ページ間のコピー操作を行なう
場合には、ページ内の全データを他のページに複写する
操作が必要となる。従来のメモリ素子を使用したメモリ
・システムでは、ワードを単位として読み出し、書き込
み操作が行なわれるから、広いアドレス範囲の領域間で
のデータ転送を行なう場合、１００から数１０００回程
度０読み出し、書き込み操作を必要としていた。このよ
うな操作は、通常、メモリ・システムに接続されている
プロセッサによって行なわれており、仮想記憶制御方式
を搭載したシステムのオーバーヘッドとなっていた。

（発明が解決しようとする課題） メモリ領域間のデータ転送をプロセッサによって行なっ
ていたのでは、プロセッサによるメモリ・システムへの
１００から数１０００回程度０読み出し、書き込み操作
を必要とするから、プロセッサに負担がかかり、システ
ムのオーバーヘッドとなるという問題点があった。

（課題を解決するための手段） 本発明に係る第１のメモリ素子は、格子状に配置された
複数のワード線と複数のビット線との交叉点のそれぞれ
にメモリ・セルが備えてあり、行アドレスによって前記
ワード線上における１群のメモリ・セルが選択され、列
アドレスによって前記ビット線が選択されてその選択さ
れた当該ビット線を介して任意のメモリ・セルがアクセ
スされるメモリ素子であって、前記各ピッ１へ線に接続
さＭるワード・バッファと、該ワード・バッファを制御
するブロック転送制御部とを設け、前記ブロック転送制
御部は入力するブロック転送指示信号により行方向に配
置されている１群のメモリ・セル間でのデータ転送を前
記ワード・バッファを介して行なうことを特徴とする。

本発明に係る第２のメモリ素子は、前述のメモリ素子で
あって、前記ブロック転送制御部はブロック転送対象指
示信号を入力し、前記ブロック転送対象指示信号で指定
される範囲のビット線上のメモリ・セルについてのみ前
記ワード・バッファを介してデータ転送を行なうことを
特徴とする。

（作用） 本発明に係る第１のメモリ素子では、読み出し要求が行
なわれると、ビット線に読み出された値はワード・バッ
ファに記録される。この後、ブロック転送要求が行なわ
れると、ブロック転送制御部を動作させることにより、
総てのビット線の値を強制的にワード・バッファに記録
された値に変更して書き込み操作を行なう。この操作に
より、予めワード・バッファに読み出されていた値を行
アドレスで指定される１群のメモリ・セルに書き込むこ
とにより転送操作が可能となる。また、本発明に係る第
２のメモリ素子では、ブロック転送制御部に入力するブ
ロック転送対象指示信号によって示される一部のビット
線の値を強制的に変更して書き込み操作を行なう。この
操作により、行アドレスで指定される１群のメモリ・セ
ルの一部のみの転送操作が可能となる。

（実施例） 以下、本発明について図面を参照しながら説明する。

第１図は、本発明に係る第１のメモリ素子の一実施例を
示すブロック図である。第２図は、本発明に係る第２の
メモリ素子の一実施例を示すブロック図である。

第１図、第２図において、メモリ・プレーン１は、格子
状に配置されたメモリ・セル２から構成されている。ス
イッチ３は、ワード線８の電位によってオン／オフする
ことができるようになっていて、オン状態の場合にはメ
モリ・セル中のコンデンサ４はビット線５に接続される
。

本メモリ素子で可能な操作は、′転送操作、書き込み操
作、読み出し操作の３つである。この内、書き込み操作
は、従来のメモリ素子と同じ動作である。また、読み出
し操作は、従来のメモリ素子における読み出し操作に加
え、ビット線に読み出された値をワード・バッファ１７
に記録する。転送操作は、本発明に係るメモリ素子で特
徴的な操作である。以下、この操作について図面を参照
しながら説明する。

第１図に示すメモリ素子では、ブロック転送操作は、行
を指定する行アドレス１３を用いて行なわれる。まず、
行アドレス・デコーダ６は、入力された行アドレス１３
をデコードし、行方向に配線されているワード線８の内
、行アドレス１３によって指定される行のワード線を有
効にする。この操作により、この行に置かれている１群
のメモリ・セルと、列方向に配線されているビット線５
とが接続される。転送操作では、このときにプロツク転
送制御部９に接続されたブロック転送指示信号１０を有
効にすることにより、ブロック転送制御部９を起動する
。ブロック転送制御部９は、起動要求を受は取るとブロ
ック転送信号線１１を有効にする。ブロック転送スイッ
チ１２は、ブロック転送信号線１１の状態（電位）によ
ってオン／オフすることが出来るようになっており、ス
イッチがオン状態の場合にはビット線５は、ワード・バ
ッファ１７に接続される。従って、ブロック転送信号線
１１が有効になると、総てのビット線の値がワード・バ
ッファ１７に記録された値に変更されることから、書き
込み操作と同じ原理により、行アドレスで指定された１
群のメモリ・セルにワード・バッファ１７に記録しであ
る値が設定されるうこのような一連の操作により、転送
操作が行なわれるのである。

まな　第２図に示すメモリ素子におけるブロック転送操
作も、第１図に示すメモリ素子と同様、ブロック転送対
象となるメモリ・セルが存在する行を指定する行アドレ
ス１３を行アドレス・デコーダ６に入力する。これ゛に
より、行方向に配線されているワード線８の内、行アド
レス１３によって指定される行のワード線が有効になり
、上述した様に、この行に置かれている１群のメモリ・
セルと、列方向に配線されているビット線５とが接続さ
れる。第２図に示すメモリ素子では、転送操作を指示す
るために、ブロック転送制御部９に対し、ブロック転送
指示信号１０を有効にするとともに、ブロック転送対象
となるセル群を指定するブロック転送対象指示信号１５
を入力する。ブロック転送制御部９は、これらの信号に
応じて複数本のブロック転送信号線１１を制御し、ブロ
ック転送すべきセルの接続されたブロック転送信号線１
１を有効にする。この操作により、ブロック転送対象指
示信号１５で示される複数のメモリ・セルに対してデー
タ転送操作が行なわれる。

以上に説明したとおり、本発明のメモリ素子は、読み出
し操作時においてビット線に読み出された値を保持する
ワード・バッファと、複数のビット線をワード・バッフ
ァに保持された値に変更するブロック転送制御部を持た
せることにより、ワード方向に置かれた複数のメモリ・
セル間でのデータ転送機能を実現する。このデータ転送
機能により、通常は複数の書き込み操作によって行なわ
れる転送操作を短時間で行なうことを可能としている。

従って、上述した２つの実施例では１．コンデンサをメ
モリ・セル中に持たせたメモリ素子について説明したが
、フリップ・フロップをメモリ・セル中に持つメモリ素
子についても適用できることは明かである。

（発明の効果） 本発明に係る第１のメモリ素子は、１回の読み出し操作
、および、１回の書き込み操作と同様の操作により、１
群のメモリ・セル間でのデータ転送を可能にする。また
、本発明に係る第２のメモリ素子は、データ転送の必要
な１群のメモリ・セルに対してのみの転送操作を実現す
ることかできる。

第１図は本発明に係る第１のメモリ素子の一実施例を示
すブロック図、第２図は本発明に係る第２のメモリ素子
の一実施例を示すブロック図、第３図は従来のメモリ素
子を示すブロック図である。

１・・・メモリ・プレーン、２・・・メモリ・セル、３
・・・スイッチ、４・・・コンデンサ、５・・・ビット
線、６・・・行アドレス・デコーダ、７・・・列セレク
タ、８・・・ワード線、９・・・ブロック転送制御部、
１０・・・ブロック転逮指示信号、１１・・・ブロック
転送信号線、１２・・・ブロック転送スイッチ、１３・
・・行アドレス、１４・・・列アドレス、１５・・・ブ
ロック転送対象指示信−ｉシ、１６・・・入出力信号線
、１７・・・ワード・バッファ。

Claims (2)

【特許請求の範囲】
1. （１）格子状に配置された複数のワード線と複数のビッ
   ト線との交叉点のそれぞれにメモリ・セルが備えてあり
   、行アドレスによって前記ワード線上における１群のメ
   モリ・セルが選択され、列アドレスによつて前記ビット
   線が選択されてその選択された当該ビット線を介して任
   意のメモリ・セルがアクセスされるメモリ素子において
   、前記各ビット線に接続されるワード・バッファと、該
   ワード・バッファを制御するブロック転送制御部とを設
   け、前記ブロック転送制御部は入力するブロック転送指
   示信号により行方向に配置されている１群のメモリ・セ
   ル間でのデータ転送を前記ワード・バッファを介して行
   なうことを特徴とするメモリ素子。
2. （２）請求項１に記載のメモリ素子において、前記ブロ
   ック転送制御部はブロック転送対象指示信号を入力し、
   前記ブロック転送対象指示信号で指定される範囲のビッ
   ト線上のメモリ・セルについてのみ前記ワード・バッフ
   ァを介してデータ転送を行なうことを特徴とするメモリ
   素子。