JPS617956A - メモリの多重アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のバンク（領域）により構成されたメモ
リにおけるメモリバンクの多重アクセス制御方式に関す
る。

〔従来技術〕

従来、メモリの多重アクセス方式としては。

コンビーータ等におけるメモリの多バンク制御がある。

この多バンク制御の例として、第３図。

第４図に２バンク構成の例を示す。

第３図において、メモリは下位バンク３０１ａと上位バ
ンク３０１ｂとで構成されている。アドレスは各メモリ
バンク３０１ａ、　３０１ｂ交互に順に割付けられてい
る。第４図を参照して、ｎ＋１本のアドレス信号線から
構成されるアドレスバスＡ□〜Ａｎのうち各メモリバン
ク４０１ａ、　４０１ｂに共通なアドレス線Ａ１〜Ａｎ
は、メモリアドレスレジスタ４０２で保持されて各バン
クのアドレス線に接続される。最下位アドレスビットＡ
Ｏは下位メモリバンク（偶数アドレスのメモリ）４０１
ａの選択信号として使用される。また、処理の形式（１
バイト命令／２バイト命令等）により上位メモリバンク
（奇数アドレスのメモリ）　４０１ｂのアクセスが必要
な場合には、上位バンク選択信号が発生され、同時に上
位メモリバンク４０１ｂもアクセスされる。これにより
上位／下位メモリバンクの少なくとも一方のバンクのデ
ータがアクセスされる。

〔発明が解決しようとする問題点〕

しかしながら９本方式においては、一般にＣＰＵ　（中
央処理装置）のデータバス幅により構成されるメモリバ
ンクの数が制約される（　ＣＰＵのデータバス幅＝各バ
ンクのデータバス幅の合計）。このため、データバス幅
の狭いＣＰＵを使用した装置で外部制御装置（チャネル
装置９周辺装置制御装置）からブロック長の大きいデー
タを転送する場合、メモリのデータエリアにアクセスす
る回数が多くなり、　ＣＰＵのスループットが大幅に低
下する。

本発明は、上記欠点を解決しようとするものであり、外
部制御装置等からの大量のデータブロック転送要求発生
時には複数のメモリバンクを同時にアクセスしてメモリ
アクセスの回数を減らすことにより、データバス幅の小
さいＣＰＵを使用した装置においてもスループットを低
下させることなく大量のデータ転送を可能にする方式を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明では、メモリを、アドレスが順に割付けられた複
数のバンク（領域）に分割し、メモリをアクセスする装
置のデータバス幅に応じて１つまたは複数のメモリバン
クを選択してアクセスするメモリバンク選択回路と、メ
モリをアクセスした装置のデータバス幅に応じて各メモ
リバンクのデータバスの中からアクセスされたメモリバ
ンクのデータバスを選択して該当装置のデータバスと接
続するメモリデータバス選択回路とを設置することによ
り、　ＣＰＵのデータバス幅が小さい装置においても外
部制御装置から同時に複数のメモリバンクをアクセスで
きるようにして一回でアクセスできるデータ量を大きく
シ、外部装置との大量のデータ転送時におけるメモリの
アクセス回数を減らしてスループットを向上させたこと
を特徴とする。

〔実施例〕

次に２本発明の実施例について説明する。

第１図に本発明の基本的な構成例を示す。

第１図において９本方式はアドレスが順に割付けられた
４個のメモリバンク１０１ａ−１０１ｄによるメモリと
、このメモリをアクセスする装置Ａ、Ｂからのメモリア
ドレスを保持するためのメモリアドレスレジスタ１０２
と、メモリバンク選択制御信号とアドレス線ＡＯ〜Ａ１
とによりアクセスするメモリバンクを選択するメモリノ
（ンク選択回路１０３と、データバス幅の小さい装置Ａ
がメモリをアクセスする場合に各メモリバンク１０１　
ａ〜１０１ｄの中からアクセスされたメモリバンクのバ
スを選択して装置Ａのデータバスに接続するメモリデー
タバス選択回路１０４とにより構成される。装置Ａ、Ｂ
のアドレスノ（スはｎビットとし、装置Ａのデータバス
は８ビツト（１］くイト）、装置Ｂのデータバスは３２
ビツト（４／くイト）とし、メモリにおいて１アドレス
に１ノ（イトのデータが対応するものとする。

まず、装置Ａがメモリをアクセスする場合は。

メモリアドレスＡ２〜Ａｎがメモリアドレスレジスタ１
０２に保持されて各メモリノ（ンクに入力される。同時
に、メモリアドレスＡＯ，ＡＩと、装置Ａがメモリをア
クセスしていることを示すメモリバンク選択制御信号と
により、メモリノ（ンク選択回路１０３は該当メモリア
ドレスに対応するメモリバンクをアクセスすると共に、
メモリデータバス選択回路１０４を制御して該当メモリ
ノくンクのデータバスと装置Ａのデータ量くスとを接続
して装置Ａからめメモリアクセス（１ノくイト）を可能
する。

次に、装置Ｂがメモリをアクセスする場合は。

メモリアドレスＡ２〜Ａｎがメモリアドレスレジスタ１
０２に保持されると同時に、装置Ｂがメモリをアクセス
していることを示すメモリバンク選択制御信号により、
メモリバンク選択回路１０３は全てのメモリバンクをア
クセスする。これにより、装置Ｂはメモリに対し同時に
４バイトのデータを読出し、または書込むことができる
。

第２図に本方式の具体的な実施例を示す。

第２−の実施例は、データバスが８ピツ′ｒのＣＰＵ２
０５　（第１図の装置Ａに対応）と、外部装置とメモリ
間のデータ転送を制御するｌ０Ｃ（Ｉ１０預り御回路）
　２０６　（第１図の装置Ｂに対応）と。

ＣＰＵ２０５．　ｌ０Ｃ２０６のメモリアクセスの競合
を監視してどちらか一方にメモリアクセスを許可すると
同時に、メモリバンク選択回路２０３に対しメモリバン
ク選択信号を送出するバス制御回路２０７と、　　ｌ０
Ｃ２０６がメモリをアクセスする時の読出し／書込みデ
ータを保持するメモリデータレジスタ２０８ａ〜２０８
ｄと、これらのメモリデータレジスタとＩＯＣ２０６間
のデータ転送を行うデータ転送制御回路２０９．および
第１図に示したのと同様のメモリアドレスレジスタ２０
２．メモリバンク２０１ａ〜２０１ｄメモリデータノ（
ス選択回路２０４とにより構成される。

ＣＰＵがメモリをアクセスする場合は、第１図において
装置Ａがメモリをアクセスする場合と同様である。

第２図において、　　ｌ０Ｃ２０６がメモリをアクセス
する場合は、第１図において装置Ｂがメモリをアクセス
する場合と同様に、１回のアクセスですべてのメモリバ
ンクをアクセスし、データ読出し時は各メモリバンクの
データノ（ス対応に設置さ些たメモリデータレジスタ２
０８ａ〜２０８ｄに読出したデータをラッチする。次に
、　　ｌ０Ｃ２０６はメモリとは独立にデータ転送制御
回路２０９を介してメモリデータレジスタ２０８ａ〜２
０８ｄに保持されたデータを１バイト毎あるいは複数バ
イト毎に外部装置へ転送する。−！た。データ書込み時
は、外部装置から入力したデータを。

データ転送制御回路２０９を介してメモリデータレジス
タ２０８ａ〜２０８ｄに格納してメモリをアクセスする
ことにより、１回のメモリアクセスで４バイトのデータ
をメモリに書込むことができる。

このようにして、外部装置からメモリのデータエリアと
の大量のデータブロック転送の要求が発生した場合でも
、データバスが８ビツトの場合に比ベメモリのアクセス
回数は１／４となり。

従来方式に比ベスループットは大幅に向上する。

〔発明の効果〕

以上説明したように１本発明はメモリをアクセスする装
置に応じて一回でアクセスできるノ（ンク数を可変とす
ることにより、データノくス幅の小さいＣＰ’Ｕで制御
される装置でデータ長の長いデータブロックを転送する
場合にＣＰＨのスル−ブツトを低下させずにデータ転送
を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本的なブロック構成図、
第２図は第１図の構成を用いた具体的なブロック構成図
、第３図は従来の多バンク制御の原理を説明するための
図で、第４図は従来の一例のブロック構成図。 図中、　１０１ａ　〜１０１ｄ、　２０１ａ　〜２０１
ｄはメモリバンク、　　１０２．２０２はメモリアドレ
スレジスタ。 １０３、２０３はメモリバンク選択回路、　１０４，２
０４はメモリデータバス選択回路。 ｖ、　Ｖ、、、：。

Claims (1)

【特許請求の範囲】
1. １、メモリを、アドレスが順に割付けられた複数のバン
   ク（領域）に分割し、前記メモリをアクセスする装置の
   データバス幅に応じて１つまたは複数の前記メモリバン
   クを選択してアクセスするメモリバンク選択回路と、前
   記メモリをアクセスした装置のデータバス幅に応じて各
   メモリバンクのデータバスの中からアクセスされたメモ
   リバンクのデータバスを選択して該当装置のデータバス
   と接続するメモリデータバス選択回路とを有し、メモリ
   をアクセスする装置のデータバス幅に応じて前記メモリ
   バンク選択回路とメモリデータバス選択回路とを切換え
   て同時にアクセスされるメモリバンクの数を可変とした
   ことを特徴とするメモリの多重アクセス制御方式。