JPH0490206A

JPH0490206A - 半導体集積回路

Info

Publication number: JPH0490206A
Application number: JP2204540A
Authority: JP
Inventors: Hidehiko Aoki; 英彦青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-01
Filing date: 1990-08-01
Publication date: 1992-03-24
Anticipated expiration: 2010-09-20
Also published as: DE69114937D1; EP0469600B1; EP0469600A1; KR920005465A; JPH0787307B2; US5303397A; DE69114937T2; KR960003564B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路に係り、特に、例えば負荷抵
抗を外部に持つ増幅回路や、コンデンサを外部に持つ時
定数回路のように、インピーダンス回路が外付は接続さ
れる回路を内蔵する半導体集積回路に関する。

（従来の技術）第５図は、・外付は接続される負荷抵抗ＲＬを持つ増幅
回路Ａを内蔵する集積回路ＩＣのブロック構成を示して
おり、点線で囲まれた部分が集積回路内部であり、Ｃ８
は増幅回路への動作電流を作りだす電流源回路、Ｒｒｅ
ｆは電流源回路Ｃ８の電流値を決めるための基準抵抗で
ある。

ここで、増幅回路Ａの利得Ｇｖについて考えてみると、
回路構成によっても異なるが、殆んどの場合、利得Ｇｖ
は電流源回路Ｃ８で作られる電流と負荷抵抗ＲＬに比例
すると言える。一方、電流源回路Ｃ８で作られる電流は
、基準抵抗Ｒｒｅｆに反比例するので、結局、利得Ｇｖ
は負荷抵抗Ｒ。

に比例し、基準抵抗Ｒｒｅｆに反比例することになる。

この関係を式で表わすと、ＧＶ−Ｋ　−（ＲＬ／Ｒｒｅｆ’　）　　　　−−−−
−（１）（Ｋは定数）となる。増幅回路Ａが帰還増幅回路の場合には、利得Ｇ
ｖは負荷抵抗ＲＬに比例はしないが、開ループ利得を考
えると上式（１）が当てはまる。

これより言えることは、利得Ｇｖは集積回路の外部抵抗
に比例し、集積回路の内部抵抗に反比例するということ
である。

ここで、抵抗のばらつきを考えてみると、負荷抵抗ＲＬ
と基準抵抗Ｒｒｅｆ’とは独立にばらつき、特に、集積
回路の内部抵抗である基準抵抗Ｒｒｅｆ’は外部抵抗で
ある負荷抵抗Ｒ５に比べてばらつきの分布が大きい。典
型的な値として、負荷抵抗ＲＬのばらつきは±５％、基
準抵抗Ｒｒｅｆのばらつきは±２０％という値が与えら
れる。この値は、負荷抵抗Ｒ５については精度の高い抵
抗を使うことによって、また、基準抵抗Ｒｒｅｆについ
てはレーザー・トリミング等の技術を使うことによって
、１％以下にすることも可能であるか、大幅なコスト・
アップを伴ってしまう。

また、抵抗の温度特性を考えてみると、負荷抵抗Ｒｔ、
と基準抵抗Ｒｒｅｆとの温度係数は異なるので、利得Ｇ
ｖは温度が変わると変化してしまう。

この負荷抵抗Ｒ，の温度係数は任意の値のものがあり、
所望の値のものを選択しようとすると、標準品ではなく
なるのでコスト・アップが伴い、また、基準抵抗Ｒｒｅ
ｆ’の温度係数は集積回路の製造プロセスで決まってく
るのでこれを変えることは実際上不可能である。

つまり、第５図のような構成では、増幅回路Ａの利得Ｇ
ｖのばらつきが大きく、利得Ｇｖの温度変化もあり、実
使用に供することができない。

この点を改善したのが第６図の構成であり、第５図の構
成との違いは、電流源回路Ｃ８の基準抵抗Ｒｒｅｆを集
積回路ＩＣの外部に出して外部抵抗としている点である
。こうすると、第５図を参照して述べたような問題点は
全て解決されるが、基準抵抗Ｒｒｅｆを外付けとするの
で、集積回路の外部ピンが第５図の場合よりも２個多く
必要となる。

仮に、基準抵抗Ｒｒｅｆ’の一方の端子を接地端子等と
共用にしても、１ピンは多く必要となる。また、基準抵
抗Ｒｒｅｆが外付けになるので、外イ；」け部品が増え
てしまう。

（発明が解決しようとする課題）上記したように従来の半導体集積回路は、負荷抵抗とし
て外付は抵抗を用い、動作電流を決めるための基準抵抗
として内部抵抗を用いる増幅回路では、利得のばらつき
が大きく、また、温度変化もあり、実使用に供すること
ができない。これを改善するために、基準抵抗を外部抵
抗とすると、少なくとも１ピンの外部ピン数の増加と、
１ｍの外付は抵抗の増加をもたらすという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、外部ピン数や外付は抵抗の増加を伴わずに、
外付は抵抗に比例する増幅回路などの利得のばらつきや
温度変化をなくし得る半導体集積回路を提供することに
ある。

［発明の構成コ（課題を解決するための手段）本発明は、少なくとも、第１のモード／第２のモードに
対応して動作状態／非動作状態になり、伝達特性が外部
インピーダンス回路に依存する第１の回路手段と、第２
のモード／第１のモードに対応して動作状態／非動作状
態になる第２の回路手段とを具備する半導体集積回路に
おいて、前記第１の回路手段は、前記第１のモードの時
に、前記第２の回路手段に接続される外部抵抗のいずれ
か一方の端子に印加される電圧の有無および大小に拘ら
ず上記外部抵抗の両端の電圧を一定に保つと同時に上記
外部抵抗に流れる電流を取り出す第３の回路手段を具備
することを特徴とする。

（作　用）２つのモードがあり、一方のモードの時に動作状態にな
り、伝達特性が外部インピーダンス回路に依存する第１
の回路手段と、もう一方のモードの時に動作状態になり
、外部抵抗が接続される第２の回路手段を含む集積回路
において、動作状態にある第１の回路手段の動作電流を
非動作状態にある第２の回路手段に接続される外付は抵
抗を基準とした電流源回路によって供給することが可能
になり、外部ピン数や外付は抵抗の増加なしに、集積回
路の内部抵抗のばらつきや温度変化の伝達特性に対する
影響をなくすことができる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、外付は接続される負荷抵抗Ｒ１，を持つ増幅
回路Ａを内蔵する集積回路ＩＣの一部のブロック構成を
示している。

この集積回路ＩＣは、少なくとも、第１のモード／第２
のモードに対応して動作状態／非動作状態になり、伝達
特性が外部インピーダンス回路に依存する第１の回路手
段１と、第２のモード／第１のモードに対応して動作状
態／非動作状態になる第２の回路手段２とを具備してい
る。上記第１の回路手段１は、増幅回路Ａを有すると共
に、前記第１のモードの時に、前記第２の回路手段に接
続される外部抵抗（本例では基準抵抗Ｒｒｅｆ）のいず
れか一方の端子に印加される電圧の有無および大小に拘
らず上記外部抵抗の両端の電圧を一定に保つと同時に上
記外部抵抗に流れる電流を取り出して前記増幅回路Ａに
電流を供給す第３の回路手段３を具備している。なお、
ＬＧは集積回路外部のスイッチＳＷの状態に応じて集積
回路の動作モードをモード１とモード２を切換えるため
のロジック回路である。また、Ｒ４は増幅回路Ａの負荷
抵抗であり、前記外部インピーダンス回路に相当する。

なお、第１図において、集積回路の動作に必要な接地ピ
ンと電源ピンは図示を省略しである。

第１図において、増幅回路Ａの利得Ｇｖは、従来例と同
様に、第３の回路手段３で作られる電流と負荷抵抗Ｒ１
−に比例し、第３の回路手段３で作られる電流は基準抵
抗Ｒｒｅ「に反比例するので、Ｇｖ　＝Ｋ　・（ＲＬ　
／　Ｒｒｅｆ　）　　　−−−（２）（Ｋは定数、ただ
しく１）式におけるＫと同じである必要はない。）と表わされる。この式（２）において、負荷抵抗ＲＬと
基準抵抗Ｒｒｅｆは共に外付は抵抗なので、その誤差は
±５９’ｏ以内に収まると言え、また、温度係数も等し
いと考えられるので、利得Ｇｖの温度変化もない。また
、基準抵抗Ｒｒｅｆはモード２の時に第２の回路手段２
が必要とする外付は抵抗であり、新たに設けたものでは
ないので、集積回路の外部ピン数の増加や外付は抵抗の
増加はない。

このような第１図の集積回路の用途としては、例えば磁
気記録再生装置に使用される集積回路があり、第１の回
路手段１を記録系増幅回路、第２の回路手段２を再生系
増幅回路、モード１を記録モード、モード２を再生モー
ド、基準抵抗Ｒｒｅｒは再生系増幅回路に使われている
帰還抵抗と考えることができる。また反対に、第１の回
路手段１を再生系増幅回路、第２の回路手段２を記録系
増幅回路、モード１を再生モード、モード２を記録モー
ド、基準抵抗Ｒｒｅｆは記録系増幅回路に使われている
帰還抵抗と考えてもよい。

第２図は、本発明の他の実施例として、外付は接続され
る負荷を持つピーキング回路を内蔵する集積回路ＩＣの
一部のブロック構成を示している。

この集積回路ＩＣにおいて、１〜４は第１〜第４の回路
手段、ＬＧは集積回路外部のスイッチＳＷの状態に応じ
て集積回路の動作モードをモード１とモード２を切換え
るためのロジック回路、Ｒｆは第２の回路手段２に接続
される外部抵抗、Ｒ５およびＣ５は集積回路外部で上記
外部抵抗Ｒｆ’の一端と接地電位との間に直列に接続さ
れている抵抗およびコンデンサ、Ｚは前記第４の回路手
段４に接続されている外部インピーダンス回路（コンデ
ンサＣ１インダクタＬおよびダンプ抵抗Ｒ，が並列接続
されている。）である。

第１の回路手段１は、第３の回路手段３および第４の回
路手段４を含み、モード１の時に動作状態になり、第２
の回路手段２は増幅回路Ａを含み、モード２の時に動作
状態となる。第３の回路手段３は、モード１の時に第２
の回路手段２に接続される外部抵抗Ｒｒの両端の電圧を
一定に保つと共に、この外部抵抗Ｒｆに流れる電流を取
り出して第４の回路手段４に電流を供給する。この第３
の回路手段３は、前記外部抵抗Ｒｆ’の他端にエミッタ
が接続されたＮＰＮ　トランジスタＱ１と、上記外部抵
抗Ｒｒの一端にエミッタが接続され、コレクタが接地さ
れたＰＮＰトランジスタＱ２と、Ｖｃｏ電源ノードと上
記トランジスタＱ、のベースとの間に接続された抵抗Ｒ
１と、このトランジスタＱ１のベースと上記トランジス
タＱ２のベースとの間に直列に接続されたダイオードＤ
、および直流電圧源ＶＢおよびダイオードＤ２と、上記
トランジスタＱ２のベースと接地電位との間に接続され
た抵抗Ｒ２とを有する。前記第４の回路手段４４は、信
号源Ｖ［ｎからの差動入力を増幅する差動増幅回路（ト
ランジスタＱ、およびＱ４）を有し、第３の回路手段３
で取り出された電流を差動増幅回路の負荷である外部イ
ンピーダンス回路Ｚに供給する。この外部インピーダン
ス回路Ｚは、差動増幅回路と共にピーキング回路を構成
している。

このピーキング回路は、外部インピーダンス回路２のコ
ンデンサＣおよびインダクタＬとで決まる共振周波数の
信号のみを選択増幅し、それ以外の周波数の信号は減衰
させるように働く。なお、外部インピーダンス回路Ｚの
コンデンサＣおよびインダクタしに並列に接続されてい
るダンプ抵抗ＲＤは、共振周波数における利得を決める
ものである。

上記ピーキング回路の利得Ｇｖは、Ｇｖ　＝　（Ｒｏ　　Ｉ　ｃ（Ｑｌ）　）　／　（４”
　ＶＴ　）（Ｖ工は熱電圧［■］）と表わされる。ここで、Ｉｃ（Ｑｌ）はトランジスタＱ
１のコレクタ電流であり、ＩＣ（Ｑｌ）　　　＝Ｖ　　Ｂ　　／Ｒｆで表わされる
ので、上記利得Ｇνは、Ｃ；　ｖ　””（１／４）　　”　（Ｒｏ　／Ｒｆ）’
　（ＶＢ／Ｖ　Ｔ　）と表わすことができる。ここで、
ＶＢは第３の回路手段３に含まれる電圧源であり、ＲＤ
とＲｒは共に外部抵抗であるので、電圧ＲＶ　ＢがＶ１
依存性を持つとすると、そのばらつきは小さく、温度変
化も生しない。

なお、第２図の回路構成のままでは、モード２の時に第
２の回路手段２の増幅回路Ａが正常動作できないが、こ
れは、モード２の時に、トランジスタＱ１とＱ２とが電
気的に切り離された状態にすればよく、簡単に実現でき
る。例えば、トランジスタＱ、のベースと上記トランジ
スタＱ２のベースとの間に、図中に示すようにＮＰＮ　
トランジスタＱのコレクタ・エミッタ間を接続し、この
トランジスタＱのベースにロジック回路ＬＧの出力を供
給し、モード２の時に上記トランジスタＱをオン状態に
する。この時、トランジスタＱ２のベース電位は、ＶＣ
ＣＸＲ２／　（Ｒ１＋Ｒ２）となるので、第２の回路手
段２の増幅回路Ａの出力電位、換言すれば、その基準入
力（＋）電位が上記トランジスタＱ２のベース電位にほ
ぼ等しくなるように設定しておけば、前記トランジスタ
Ｑ１およびＱ２がそれぞれオフ状態になる。但し、この
動作は、厳密に言えば、第２の回路手段２の増幅回路Ａ
の下側の出力電圧が、前記トランジスタＱ１のベース・
エミッタ間電圧よりも小さい範囲で成立する。

ところで、集積回路においては、外部ピン数を少しでも
減らすために、１つの外部ピンに複数の機能を共有させ
ることがある。第１図における基準抵抗Ｒｒｅｆや、第
２図における外部抵抗Ｒｆを、第２の回路手段２と第３
の回路手段３の両方の回路に使用しているのも、これら
の基準抵抗Ｒｒｅｆ’や外部抵抗Ｒｆ’が接続されてい
る外部ピンＰｉの少なくとも１個に複数の機能を共有さ
せるためである。

例えば第１図の集積回路ＩＣがコンパクト・カセット用
磁気記録再生装置に使用される場合、前記第１の回路手
段１は記録系増幅回路、前記第２の回路手段２は再生系
増幅回路、前記第１のモードは記録モード、前記第２の
モードは再生モード、前記基準抵抗Ｒｒｅｆは再生系増
幅回路に使われている帰還抵抗であるとすれば、第１の
回路手段１および前記基準抵抗Ｒｒｅｆの一端側に接続
されている１個の外部ピンＰ１を、記録モードの時には
メタル／ノーマル切換えのためのロジック信号入力ピン
として使用することができる。第１図の集積回路ＩＣか
マルチプレクサ内蔵ＦＭ／ＡＭチューナに使用される場
合、前記第１の回路手段１はＡＭチューナ回路、前記第
２の回路手段２はＦ　Ｍチューナ回路、前記第１のモー
ドはＡＭ受信モード、前記第２のモードはＦ　Ｍ受信モ
ード、前記基準抵抗Ｒｒｅｌ’はＦＭチューナ回路に使
われている外部抵抗であるとすれば、第１の回路手段１
および前記基準抵抗Ｒｒｅｆの一端側に接続されている
１個の外部ピンを、ＦＭ受信モード時はステレオ／強制
モノラルの切換えのためのロジック信号入力ピンとして
使用することができる。

第３図は、本発明のさらに他の実施例を示しており、上
記したように１つの外部ピンに複数の機能を共有させる
集積回路ＩＣの一部のブロック構成を示している。この
回路では、モード１の時には入力電圧ＶＩＮ＋に対応し
た出力電圧■。ＬＩＴ□を発生すると共に、入力端子１
１に与えられるロジック信号によりトランジスタＱ＋＋
をオン／オフさせて、このオン／オフ電流を用いるもの
である。また、モード２の時には、入力端子１２に与え
られる入力電圧ＶＩＮ２を増幅した信号Ｖ。ＵＴ２を出
力するものである。

この集積回路ＩＣにおいて、１〜４は第１〜第４の回路
手段、Ｒｆは第２の回路手段２に対して集積回路の外部
ピンＰ１および外部ピンＰ２を介して接続される外部抵
抗、Ｒｔは前記第４の回路手段４の負荷抵抗として外部
ピンＰ４を介して接続される外部抵抗、外部ピンＰ３は
集積回路の動作モードをモード】とモード２を切換える
ためのモード切換え信号（モード１の時に“Ｌ”レベル
、モード２の時に“Ｈ”レベル）が入力される。

第１の入力端子１１および第２の入力端子１２は、外部
抵抗Ｒ５を介して前記外部抵抗Ｒｆの外部ピンＰｌ側の
一端に接続されている。上記第１の入力端子１１は、モ
ード１の時に“Ｈ″または“Ｌ″レベルなり、モード２
の時にノ１イ・インピーダンス状態となり、ロジック信
号ＶＨＬが入力される。

また、上記第２の入力端子１２は、モード１の時にハイ
・インピーダンス状態となり、モード２の時に有効とな
る信号電圧ＶＩＮ２が入力される。

前記外部ピンＰ１は、モード１の時は第１の入力端子１
１のロジック信号ＶＨＬの入力ピンとして働くと同時に
、外部ピンＰ２と共に第３の回路手段３により外部抵抗
Ｒｒに流れる電流を取り出す役目を果たしており、モー
ド２の時は第２の入力端子１２の電圧ＶＩＮ２の入力ピ
ンになる。前記外部ピンＰ４は、モード１の時に第４の
回路手段４中の電圧ＶＩＮＩに対応する電圧が第１の出
力電圧ＶＯＩＪＴ＋として現われ、モード２の時には有
効な信号は現われない出力ピンである。前記外部ピンＰ
２は、モードｌの時には有効な信号は現われず、モード
２の時に第２の入力端子１２から入力する信号電圧Ｖ　
ＩＮ２を増幅した信号が第２の出力電圧ＶＯＬＩＴ２と
して現われる出力ピンである。

なお、第１の回路手段１〜第４の回路手段４において、
Ｑ１〜０２９はトランジスタ、Ｒ１−Ｒ２４は抵抗であ
る。

いま、モード１の時は、外部ピンＰ３が“Ｌルベルなの
で、第２の回路手段２中のトランジスタＱ２９および第
４の回路手段４中のトランジスタＱ１□はオフ、第２の
回路手段２中のトランジスタＱ２８はオンとなっている
ので、第２の回路手段２は非動作状態に、第１の回路手
段１は動作状態になっている。第３の回路手段３中のト
ランジスタＱ１〜Ｑ４はバンドギャップ電流源回路を構
成しており、第３の回路手段３中のトランジスタＱ、〜
Ｑ８に定電流を流し、また、第３の回路手段３中のトラ
ンジスタＱ＋ｏはオンしている。いま、第１の入力端子
１１から入力するロジック信号ＶＨＬか“Ｈ“レベルと
すると、外部抵抗Ｒｓを介して外部ピンＰ１に電流が流
れ込むので、第１の回路手段１中のトランジスタＱ１ｒ
のベース電位は（Ｖｃｃ　　Ｏ，７Ｖ）よりも高い電位
になっており、このトランジスタＱ目はオフしている。

また、第１の入力端子１１から入力するロジック信号Ｖ
。ＬがＬ”レベルの時は、外部抵抗Ｒ５を介して外部ピ
ンＰ１に電流が流れ出るので、第１の回路手段１中のト
ランジスタＱ　ｚのベース電流が引っ張られ、このトラ
ンジスタＱ１１はオンする。つまり、モードｌの時に第
１の入力端子］】から入力するロジック信号ＶＨＬの４
Ｈ″／“Ｌ“レベルに対応して第１の回路手段］中のト
ランジスタＱ　＋１がオフ／オンする。このモード１の
時には、外部ピンＰ４には、第４の回路手段４中のバイ
アス電圧ＶＩＮ＋に対応する電圧が第１の出力電圧ＶＯ
ＵＴＩとして現われ、外部ピンＰ２には、有効な信号は
現われない。

一方、モード２の時は、外部ピンＰ３が“Ｈ”レベルな
ので、トランジスタＱ　２９およびＱ　１２はオン、ト
ランジスタＱ２ｇはオフとなり、第１の回路手段１は非
動作状態になり、第２の回路手段２は動作状態になる。

このため、第２の回路手段２は、トランジスタＱ　２４
がオンしているのでトランジスタＱ１９はエミッタ接地
増幅回路として働き、利得がＲｆ’　／Ｒ５の反転増幅
回路として動作する。このモード２の時には、外部ピン
Ｐ４には、有効な信号は現われないが、外部ピンＰ２に
は、第２の入力端子１２から入力する信号電圧ＶＩＮ２
を増幅した信号が第２の出力電圧Ｖ。、工、として現わ
れる。

ところで、前記モード１の時の動作において、トランジ
スタＱ１〜Ｑ４のバンドギャップ電流源回路で作られる
電流１は、１−（ＶＴ／Ｒ１１ｎＮ　　　−−−−−（５）（Ｎは
トランジスタＱ２のＱｌに対するエミツタ面積比）と表わされ、これは、トランジスタＱ１〜Ｑ４の動作電
流に等しいので、トランジスタＱ８のコレクタ電流Ｉｃ
（Ｑ８）は、Ｉｃ（Ｑ８）　−＜２・Ｖ　Ｔ　／Ｒ＋　）　　・Ｉｎ
　Ｎ−−−（６）となる。

第３の回路手段３中のトランジスタＱ８およびＱ９はカ
レントミラーを形成しているので、抵抗Ｒ６に発生する
電圧ＶＲ５がＶＴ　　（常温で２６ｍＶ）よりも十分大
きいように定数を設定してあれば、トランジスタＱ９の
コレクタ電流１　ｃ（Ｑ９）は抵抗Ｒ６およびＲｆの比
で決まり、Ｊｃ（Ｑ９＞　　−（Ｒ５／Ｒｆ　　）　　　　Ｉ　ｅ
（Ｑ８）−（２・Ｖｔ　　・Ｉｎ　　ｌ１ｌ）　　・（
Ｒ５／　　Ｒ１）・　（１／Ｒｒ　）　　　　　　　−
−−−−（７）となる。この時、外部抵抗Ｒｆに発生す
る電圧ＶＲＩはＶＲ＋−（２・　ＶＴ−ｇｎＮ）　　　（Ｒｓ　／Ｒ＋
　）となっている。（８）式を見ると分かるように、抵
抗Ｒ１，Ｒ，は共に内部抵抗なので、外部抵抗Ｒｆに発
生する電圧は抵抗のばらつきはなく、また、温度特性は
熱電圧ＶＴの温度特性に等しくなっている。

第４の回路手段４は、第３の回路手段３で取り出された
トランジスタＱ、のコレクタ電流ｌ　ｃ（Ｑ９）を負荷
抵抗ＲＬに流す働きをしているが、ここでは、電圧ＶＩ
ＮＩに対応した電流を出力する増幅回路になっている。

トランジスタＱ１３のコレクタ電流とトランジスタＱ　
１４のコレクタ電流が等しいとすると、外部ピンＰ４に
現われる第１の出力電圧Ｖ。Ｕ□１は、ＶＯＬＩ　丁ｒ　＝　　　ｔ　　（ＲＬ　　　　　Ｉ　
　ｅ（Ｑ１４））　　／　　（４・　ＶＴ））・　Ｖ　
ＩＮｌ　　　　　　　　　　　　　−−−−（９）−＋
　　（１／２　　）　　　　（Ｒ５／Ｒ１）（ＲＬ　　
／　Ｒｒ）　　　　・Ｄ　　ｎ　Ｎｌ・　Ｖ　ＩＮｌ　
　　　　　　　　　　　−−−−＝　　（９）と表わさ
れる。（９）式において、Ｉ　ｃ（Ｑ１４）はトランジ
スタＱ＋ａのコレクタ電流であり、Ｉ　ｃ（Ｑ９）に等
しく、（９）式において、Ｒ５とＲ１は内部抵抗であり
、そのばらつきと温度係数は殆んど同じなので、第１の
出力電圧ＶＯＩＪＴＩは内部抵抗のばらつきと温度特性
の影響はない。また、Ｒ１，とＲｆは外部抵抗であるが
、外部抵抗のばらつきは実用上十分に小さく、温度係数
も実用上無視できる程度に小さいので外部抵抗の影響も
ないといってよい。

結局、第１の出力電圧ＶＯｕＴｌは、ばらつきや温度変
化に対して影響は受けないということが分かる。

このように、第４の回路手段４の伝達特性（＝　Ｖ　０
ＬＩＴＩ／　Ｖ　ＩＮＩのことで、（９）式をＶＩＮＩ
で割ったもの）がｖ丁に反比例するような場合には、外
部抵抗Ｒｆに発生する電圧を熱電圧ＶＴに比例するよう
にしておくと、伝達特性は温度依存性を持たなくなり、
大変有効である。

上記第３図に示した回路例では、第２の回路手段２と第
３の回路手段３に接続され、第３の回路手段３て作り出
す電流の基準となる外部抵抗Ｒ１’に発生する電圧を熱
電圧■□に比例した一定電圧としたが、用途によっては
温度係数が零であることが要求されることもあり、その
例を第４図に示す。

第４図に示す集積回路ＩＣにおいて、１〜４は第１〜第
４の回路手段、ＣＸは前記第４の回路手段４の負荷とし
て外部ピンＰ１を介して接続される外部コンデンサであ
る。ＣおよびＬおよびＲＤは第２の回路手段２に対して
集積回路の外部ピンＰ２を介して接続されるコンデンサ
およびインダクタおよびダンプ抵抗であり、第２の回路
手段２と共にトラップ回路を構成している。第３の回路
手段３は第２の回路手段２に接続される外部抵抗ＲＤに
流れる電流を取り出し、第４の回路手段４は第３の回路
手段３で取り出された電流を外部コンデンサＣｘに流す
ためのものであり、第５の回路手段５は外部コンデンサ
Ｃｘと共に鋸歯状波発振回路を構成している。ＬＧは外
部ピンＰ３を介して入力するモード切換え信号（モード
１の時に“Ｌ″レベルモード２の時に“Ｈ″レベルに応
じて集積回路の動作モードをモード１とモード２を切換
えるためのロジック回路であり、図中、Ｑ１〜Ｑ３１は
トランジスタ（一部はダイオード接続されている。）　
Ｒ１−Ｒ２５は抵抗、１１〜Ｉ４は電流源、Ｖｉｎは信
号源である。

この第４図の回路においては、モード１の時に第１の回
路手段１が動作し、外部ピンＰ１に鋸歯状波が現われ、
モード２の時には第２の回路手段２が動作し、外部ピン
Ｐ２にはトラップ特性が表われる。

まず、モード１の時の動作について説明する。

トランジスタＱ、〜Ｑ４はバンドギャップ電流源回路を
構成しており、トランジスタＱ、〜Ｑｓにバンドギャッ
プ電流を流している。抵抗Ｒ，とトランジスタＱ９にも
バンドギャップ電流が流れるが、ここでの電圧降下、つ
まり、電源電位Ｖ。ＣとトランジスタＱ＋ｏのベース電
位Ｖ　Ｂ（ＱＩＯ）との差をバンドギャップ電圧Ｖｓｃ
（約１．２Ｖ）に設定することにより、トランジスタＱ
　１ｏのベース電位ＶＢ（ＱＩＯ）は温度特性を持たな
いようになる。トランジスタＱ　ｒ　ｏ−Ｑ　ｒ　ｓは
帰還増幅回路を形成しているので、トランジスタＱ工、
のベース電位、即ち、外部ピンＰ２の電位はトランジス
タＱ　ｌｏのベース電位Ｖ　ａ　（ＱＩＯ）と等しくな
る。つまり、外部抵抗Ｒ９の両端にかかる電圧は温度特
性を持たない電圧であるということである。ここで、ト
ランジスタＱ１ａ〜ＱＩ６はカレントミラー構成になっ
ているので、これらのトランジスタ０１４〜Ｑ１６に流
れる電流は等しく（但し、抵抗Ｒ１□、Ｒ１３、Ｒ１４
の値が等しいものとする）、トランジスタＱ１６のコレ
クタ電流は外部抵抗ＲＤに流れる電流に等しい電流が流
れるわけである。この電流が、トランジスタＱ　１７Ｉ
　Ｑ　＋ｓのカレントミラーで反転されるので、ＲＩ５
、Ｒ１６の値が等しいものとすると、結局、トランジス
タＱ＋ｓのコレクタ電流１　ｃ（Ｑ１８）は、Ｉ　ｃ（
Ｑ１８）＝　　（Ｖ　Ｒ９＋　Ｖ　Ｆ　　（Ｑ９））／
　Ｒ。

＝　Ｖ　Ｂｃ／　Ｒｏ　　　　　　　　　　−−−−−
（１０）（バンドギャップＶ　ｓａ＊　１．２Ｖ）とな
る。ここで、ＶＢ９は抵抗Ｒ９の電圧降下、Ｖｐ（Ｑ９
）はトランジスタＱ９の電圧降下である。

一方、第５の回路手段５中のトランジスタＱ１９〜Ｑ２
６はヒステリシス回路を形成しているか、初期状態で外
部コンデンサＣｘの電荷が零、即ち、外部ピンＰ１の電
位がＯｖとすると、トランジスタＱ２１はオフ、トラン
ジスタＱ２２はオンとなっており、トランジスタ０２ｇ
＋　　Ｑ　２９はそれぞれオフとなっている。ここで、
外部コンデンサＣＸにはトランジスタＱＣｓのコレクタ
が接続されており、トランジスタＱ＋ｓのコレクタ電流
１　ｃ（Ｑｌｇ）が充電電流として外部コンデンサＣＸ
に流れ込んでいるが、このために外部ピンＰ１の電位Ｖ
ＣＸは、Ｖｃｘ−（Ｉ　ｃ（０１８）／　Ｃｘ　）　　
’　ｔ　　−−−−−’　（１１）と表わされるように
、時間ｔと共に上昇していく。

この外部ピンＰ１の電位ＶＣＸが、トランジスタＱ２０
のベース電位Ｖ　Ｂ（Ｑ２０）にヒステリシス電圧ＶＨ
Ｉ５を加えた電圧に等しくなると、トランジスタＱ２１
がオン、トランジスタＱ２□がオフとなる。

このため、トランジスタＱ２８１Ｑ２９がそれぞれオン
となり、外部コンデンサＣＸの電荷はトランジスタＱ　
２９によって瞬時に放電されて零になる。そうすると、
再び、トランジスタＱ２＋Ｉ　　Ｑ２８＋　Ｑ２＊がそ
れぞれオフ、トランジスタＱ２゜がオンとなり、外部コ
ンデンサＣＸは充電を開始し、この繰り返しで鋸歯状波
発振が持続することになる。１周期の時間Ｔは、外部ピ
ンＰ１の電位ＶＣＸが前記したような電圧（ＶＢ　（Ｑ
２０）　＋ＶＨＩＳ　）になるまでの時間に等しいので
、（Ｉ　ｃ（０１ｇ）／　Ｃｘ　）　　・Ｔ−Ｖ　Ｂ　（
Ｑ２０）　＋　Ｖ　Ｍｌ　　　　　　−−−−−（１２
）となる周期Ｔを求めればよく、（１０）式と合わせて
、Ｔ　＝　（Ｒ２４／　（Ｒ２４＋　Ｒ２５）　）　　
　（ＶＣＣ／　Ｖａｃ）（ＲＤ−ＣＸ）　　　　　　　
　（１３）（ただし、ＶＢ　（Ｑ２０）　）　ＶＨＩ５
としている）となる。この式を見ると分かるように、　
Ｒ２４゜Ｒ２，は内部抵抗であるが、その比率はほぼ一
定であるのでばらつきや温度特性は影響せず、また、電
源電位ＶＣＣとバンドギャップ電圧ｖＢＧについては温
度係数は零と考えてよいので、周期Ｔはダンプ抵抗Ｒｄ
と外部コンデンサｃｘの積に比例し、それ以外の部分に
よるばらつきゃ温度特性の影響はないといえる。

［発明の効果］上述したように本発明の半導体集積回路によれば、外部
ピン数や外付は抵抗の増加を伴わずに、外付けの負荷抵
抗に比例する増幅回路などの利得のばらつきや温度変化
をなくし得る半導体集積回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示すブロ
ック図、第２図乃至第４図はそれぞれ本発明の他の実施
例を示す回路図、第５図および第６図はそれぞれ従来の
半導体集積回路を示すブロック図である。ＩＣ・・・集積回路、１・・・第１の回路手段、２・・
・第２の回路手段、３・・・第３の回路手段、４・・・
第４の回路手段、５・・・第５の回路手段、コト・・第
１の入力端子、１２・・・第２の入力端子、Ｚ・・・外
部インピーダンス回路、Ｑ１〜Ｑ　３１・・・トランジ
スタ、Ｒ１−Ｒ２５・・・抵抗、ＲＤ・・・ダンプ抵抗
、Ｒｆ、Ｒ５・・・外部抵抗、ＲＬ・・・負荷抵抗（外
部抵抗）、Ｃ５，Ｃｘ、、Ｃ・・・外部コンデンサ、Ｌ
・・・インダクタ、Ｐｌ、Ｐ１〜Ｐ４・・・集積回路外
部ピン。

Claims

【特許請求の範囲】

（１）少なくとも、第１のモード／第２のモードに対応
して動作状態／非動作状態になり、伝達特性が外部イン
ピーダンス回路に依存する第１の回路手段と、第２のモ
ード／第１のモードに対応して動作状態／非動作状態に
なる第２の回路手段とを具備する半導体集積回路におい
て、前記第１の回路手段は、前記第１のモードの時に、前記
第２の回路手段に接続される外部抵抗のいずれか一方の
端子に印加される電圧の有無および大小に拘らず上記外
部抵抗の両端の電圧を一定に保つと同時に上記外部抵抗
に流れる電流を取り出す第３の回路手段を具備することを特徴とする半導体集積回路。
（２）請求項１記載の半導体集積回路において前記第１
の回路手段は、さらに、前記第１のモードの時に前記第
３の回路手段によって取り出された電流を前記第１の回
路手段に接続される外部インピーダンス回路に流す第４
の回路手段を具備することを特徴とする半導体集積回路
。
（３）請求項１または２記載の半導体集積回路において
、前記第３の回路手段は、前記第２の回路手段に接続さ
れる外部抵抗の両端の電圧を熱電圧Ｖ＿Ｔに比例した一
定電圧に保つことを特徴とする半導体集積回路。
（４）請求項１または２記載の半導体集積回路において
、前記第３の回路手段は、前記第２の回路手段に接続さ
れる外部抵抗の両端の電圧を温度係数がほぼ零である一
定電圧に保つことを特徴とする半導体集積回路。
（５）請求項１または２記載の半導体集積回路は磁気記
録再生装置に使用され、前記第１の回路手段は記録系増
幅回路、前記第２の回路手段は再生系増幅回路、前記第
１のモードは記録モード、前記第２のモードは再生モー
ド、前記外部抵抗は再生系増幅回路に使われている帰還
抵抗であることを特徴とする半導体集積回路。
（６）請求項５記載の半導体集積回路はコンパクト・カ
セット用磁気記録再生装置に使用され、第１の回路手段
および前記外部抵抗の一端側に接続されている１個の外
部ピンを、再生モードの時にはメタル／ノーマル切換え
のためのロジック信号入力ピンとして使用することを特
徴とする半導体集積回路。
（７）請求項１または２記載の半導体集積回路はマルチ
プレクサ内蔵ＦＭ／ＡＭチューナに使用され、前記第１
の回路手段はＡＭチューナ回路、前記第２の回路手段は
ＦＭチューナ回路、前記第１のモードはＡＭ受信モード
、前記第２のモードはＦＭ受信モードであり、第１の回
路手段および前記外部抵抗の一端側に接続されている１
個の外部ピンを、ＦＭ受信モード時はステレオ／強制モ
ノラルの切換えのためのロジック信号入力ピンとして使
用することを特徴とする半導体集積回路。