JPH0787307B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0787307B2 JPH0787307B2 JP2204540A JP20454090A JPH0787307B2 JP H0787307 B2 JPH0787307 B2 JP H0787307B2 JP 2204540 A JP2204540 A JP 2204540A JP 20454090 A JP20454090 A JP 20454090A JP H0787307 B2 JPH0787307 B2 JP H0787307B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に、例えば負荷抵
抗を外部に持つ増幅回路や、コンデンサを外部に持つ時
定数回路のように、インピーダンス回路が外付け接続さ
れる回路を内蔵する半導体集積回路に関する。
抗を外部に持つ増幅回路や、コンデンサを外部に持つ時
定数回路のように、インピーダンス回路が外付け接続さ
れる回路を内蔵する半導体集積回路に関する。
（従来の技術） 第５図は、外付け接続される負荷抵抗RLを持つ増幅回路
Ａを内蔵する集積回路ICのブロック構成を示しており、
点線で囲まれた部分が集積回路内部であり、CSは増幅回
路Ａの動作電流を作りだす電流電源回路、Rrefは電流電
源回路CSの電流値を決めるための基準抵抗である。
Ａを内蔵する集積回路ICのブロック構成を示しており、
点線で囲まれた部分が集積回路内部であり、CSは増幅回
路Ａの動作電流を作りだす電流電源回路、Rrefは電流電
源回路CSの電流値を決めるための基準抵抗である。
ここで、増幅回路Ａの利得GVについて考えてみると、回
路構成によっても異なるが、殆んどの場合、利得GVは電
流源回路CSで作られる電流と負荷抵抗RLに比例すると言
える。一方、電流源回路CSで作られる電流は、基準抵抗
Rrefに反比例するので、結局、利得GVは負荷抵抗RLに比
例し、基準抵抗Rrefに反比例することになる。この関係
を式で表わすと、 GV＝Ｋ・（RL/Rref） ……（１） （Ｋは定数） となる。増幅回路Ａが帰還増幅回路の場合には、利得GV
は負荷抵抗RLに比例はしないが、開ループ利得を考える
と上式（１）が当てはまる。
路構成によっても異なるが、殆んどの場合、利得GVは電
流源回路CSで作られる電流と負荷抵抗RLに比例すると言
える。一方、電流源回路CSで作られる電流は、基準抵抗
Rrefに反比例するので、結局、利得GVは負荷抵抗RLに比
例し、基準抵抗Rrefに反比例することになる。この関係
を式で表わすと、 GV＝Ｋ・（RL/Rref） ……（１） （Ｋは定数） となる。増幅回路Ａが帰還増幅回路の場合には、利得GV
は負荷抵抗RLに比例はしないが、開ループ利得を考える
と上式（１）が当てはまる。
これより言えることは、利得GVは集積回路の外部抵抗に
比例し、集積回路の内部抵抗に反比例するということで
ある。
比例し、集積回路の内部抵抗に反比例するということで
ある。
ここで、抵抗のばらつきを考えてみると、負荷抵抗RLと
基準抵抗Rrefとは独立にばらつき、特に、集積回路の内
部抵抗である基準抵抗Rrefは外部抵抗である負荷抵抗RL
に比べてばつきの分布が大きい。典型的な値として、負
荷抵抗RLのばらつきは±５％、基準抵抗Rrefのばらつき
は±20％という値が与えられる。この値は、負荷抵抗RL
については精度の高い抵抗を使うことによって、また、
基準抵抗Rrefについてはレーザー・トリミング等の技術
を使うことによって、１％以下にすることも可能である
が、大幅なコスト・アップを伴ってしまう。
基準抵抗Rrefとは独立にばらつき、特に、集積回路の内
部抵抗である基準抵抗Rrefは外部抵抗である負荷抵抗RL
に比べてばつきの分布が大きい。典型的な値として、負
荷抵抗RLのばらつきは±５％、基準抵抗Rrefのばらつき
は±20％という値が与えられる。この値は、負荷抵抗RL
については精度の高い抵抗を使うことによって、また、
基準抵抗Rrefについてはレーザー・トリミング等の技術
を使うことによって、１％以下にすることも可能である
が、大幅なコスト・アップを伴ってしまう。
また、抵抗の温度特性を考えてみると、負荷抵抗RLと基
準抵抗Rrefとの温度係数は異なるので、利得GVは温度が
変わると変化してしまう。この負荷抵抗RLの温度係数は
任意の値のものがあり、所望の値のものを選択しようと
すると、標準品ではなくなるのでコスト・アップが伴
い、また、基準抵抗Rrefの温度係数は集積回路の製造プ
ロセスで決まってくるのでこれを変えることは実際上不
可能である。
準抵抗Rrefとの温度係数は異なるので、利得GVは温度が
変わると変化してしまう。この負荷抵抗RLの温度係数は
任意の値のものがあり、所望の値のものを選択しようと
すると、標準品ではなくなるのでコスト・アップが伴
い、また、基準抵抗Rrefの温度係数は集積回路の製造プ
ロセスで決まってくるのでこれを変えることは実際上不
可能である。
つまり、第５図のような構成では、増幅回路Ａの利得GV
のばらつきが大きく、利得GVの温度変化もあり、実使用
に供することができない。
のばらつきが大きく、利得GVの温度変化もあり、実使用
に供することができない。
この点を改善したのが第６図の構成であり、第５図の構
成との違いは、電流源回路CSの基準抵抗Rrefを集積回路
ICの外部に出して外部抵抗としている点である。こうす
ると、第５図を参照して述べたような問題点は全て解決
されるが、基準抵抗Rrefを外付けとするので、集積回路
の外部ピンが第５図の場合よりも２個多く必要となる。
仮に、基準抵抗Rrefの一方の端子を接地端子等と共用に
しても、１ピンは多く必要となる。また、基準抵抗Rref
が外付けになるので、外付け部品が増えてしまう。
成との違いは、電流源回路CSの基準抵抗Rrefを集積回路
ICの外部に出して外部抵抗としている点である。こうす
ると、第５図を参照して述べたような問題点は全て解決
されるが、基準抵抗Rrefを外付けとするので、集積回路
の外部ピンが第５図の場合よりも２個多く必要となる。
仮に、基準抵抗Rrefの一方の端子を接地端子等と共用に
しても、１ピンは多く必要となる。また、基準抵抗Rref
が外付けになるので、外付け部品が増えてしまう。
（発明が解決しようとする課題） 上記したように従来の半導体集積回路は、負荷抵抗とし
て外付け抵抗を用い、動作電流を決めるための基準抵抗
として内部抵抗を用いる増幅回路では、利得のばらつき
が大きく、また、温度変化もあり、実使用に供すること
ができない。これを改善するために、基準抵抗を外部抵
抗とすると、少なくとも１ピンの外部ピン数の増加と、
１個の外付け抵抗の増加をもたらすという問題がある。
て外付け抵抗を用い、動作電流を決めるための基準抵抗
として内部抵抗を用いる増幅回路では、利得のばらつき
が大きく、また、温度変化もあり、実使用に供すること
ができない。これを改善するために、基準抵抗を外部抵
抗とすると、少なくとも１ピンの外部ピン数の増加と、
１個の外付け抵抗の増加をもたらすという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、外部ピン数や外付け抵抗の増加を伴わずに、
外付け抵抗に比例する増幅回路などの利得のばらつきや
温度変化をなくし得る半導体集積回路を提供することに
ある。
の目的は、外部ピン数や外付け抵抗の増加を伴わずに、
外付け抵抗に比例する増幅回路などの利得のばらつきや
温度変化をなくし得る半導体集積回路を提供することに
ある。
［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも、第１のモード／第２のモードに
対応して動作状態／非動作状態になり、伝達特性が外部
インピーダンス回路に依存する第１の回路手段と、第２
のモード／第１のモードに対応して動作状態／非動作状
態になる第２の回路手段とを具備する半導体集積回路に
おいて、前記第１の回路手段は、前記第１のモードの時
に、前記第２の回路手段に接続される外部抵抗のいずれ
か一方の端子に印加される電圧の有無および大小に拘ら
ず上記外部抵抗の両端の電圧を一定に保つと同時に上記
外部抵抗に流れる電流を取り出す第３の回路手段を具備
することを特徴とする。
対応して動作状態／非動作状態になり、伝達特性が外部
インピーダンス回路に依存する第１の回路手段と、第２
のモード／第１のモードに対応して動作状態／非動作状
態になる第２の回路手段とを具備する半導体集積回路に
おいて、前記第１の回路手段は、前記第１のモードの時
に、前記第２の回路手段に接続される外部抵抗のいずれ
か一方の端子に印加される電圧の有無および大小に拘ら
ず上記外部抵抗の両端の電圧を一定に保つと同時に上記
外部抵抗に流れる電流を取り出す第３の回路手段を具備
することを特徴とする。
（作 用） ２つのモードがあり、一方のモードの時に動作状態にな
り、伝達特性が外部インピーダンス回路に依存する第１
の回路手段と、もう一方のモードの時に動作状態にな
り、外部抵抗が接続される第２の回路手段を含む集積回
路において、動作状態にある第１の回路手段の動作電流
を非動作状態にある第２の回路手段に接続される外付け
抵抗を基準とした電流源回路によって供給することが可
能になり、外部ピン数や外付け抵抗の増加なしに、集積
回路の内部抵抗のばらつきや温度変化の伝達特性に対す
る影響をなくすことができる。
り、伝達特性が外部インピーダンス回路に依存する第１
の回路手段と、もう一方のモードの時に動作状態にな
り、外部抵抗が接続される第２の回路手段を含む集積回
路において、動作状態にある第１の回路手段の動作電流
を非動作状態にある第２の回路手段に接続される外付け
抵抗を基準とした電流源回路によって供給することが可
能になり、外部ピン数や外付け抵抗の増加なしに、集積
回路の内部抵抗のばらつきや温度変化の伝達特性に対す
る影響をなくすことができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、外付け接続される負荷抵抗RLを持つ増幅回路
Ａを内蔵する集積回路ICの一部のブロック構成を示して
いる。
Ａを内蔵する集積回路ICの一部のブロック構成を示して
いる。
この集積回路ICは、少なくとも、第１のモード／第２の
モードに対応して動作状態／非動作状態になり、伝達特
性が外部インピーダンス回路に依存する第１の回路手段
１と、第２のモード／第１のモードに対応して動作状態
／非動作状態になる第２の回路手段２とを具備してい
る。上記第１の回路手段１は、増幅回路Ａを有すると共
に、前記第１のモードの時に、前記第２お回路手段に接
続される外部抵抗（本例では基準抵抗Rref）のいずれか
一方の端子に印加される電圧の有無および大小に拘らず
上記外部抵抗の両端の電圧を一定に保つと同時に上記外
部抵抗に流れる電流を取り出して前記増幅回路Ａに電流
を供給する第３の回路手段３を具備している。なお、LC
は集積回路外部のスイッチSWの状態に応じて集積回路の
動作モードをモード１とモード２を切換えるためのロジ
ック回路である。また、RLは増幅回路Ａの負荷抵抗であ
り、前記外部インピーダンス回路に相当する。なお、第
１図において、集積回路の動作に必要な接地ピンと電源
ピンは図示を省略してある。
モードに対応して動作状態／非動作状態になり、伝達特
性が外部インピーダンス回路に依存する第１の回路手段
１と、第２のモード／第１のモードに対応して動作状態
／非動作状態になる第２の回路手段２とを具備してい
る。上記第１の回路手段１は、増幅回路Ａを有すると共
に、前記第１のモードの時に、前記第２お回路手段に接
続される外部抵抗（本例では基準抵抗Rref）のいずれか
一方の端子に印加される電圧の有無および大小に拘らず
上記外部抵抗の両端の電圧を一定に保つと同時に上記外
部抵抗に流れる電流を取り出して前記増幅回路Ａに電流
を供給する第３の回路手段３を具備している。なお、LC
は集積回路外部のスイッチSWの状態に応じて集積回路の
動作モードをモード１とモード２を切換えるためのロジ
ック回路である。また、RLは増幅回路Ａの負荷抵抗であ
り、前記外部インピーダンス回路に相当する。なお、第
１図において、集積回路の動作に必要な接地ピンと電源
ピンは図示を省略してある。
第１図において、増幅回路Ａの利得GVは、従来例と同様
に、第３の回路手段３で作られる電流と負荷抵抗RLに比
例し、第３の回路手段３で作られる電流は基準抵抗Rref
に反比例するので、 GV＝Ｋ・（RL/Rref） ……（２） （Ｋは定数、ただし（１）式におけるＫと同じである必
要はない。） と表わされる。この式（２）において、負荷抵抗RLと基
準抵抗Rrefは共に外付け抵抗なので、その誤差な±５％
以内に収まると言え、また、温度係数も等しいと考えら
れるので、利得GVの温度変化もない。また、基準抵抗Rr
efはモード２の時に第２の回路手段２が必要とする外付
け抵抗であり、新たに設けたものではないので、集積回
路の外部ピン数の増加や外付け抵抗の増加はない。
に、第３の回路手段３で作られる電流と負荷抵抗RLに比
例し、第３の回路手段３で作られる電流は基準抵抗Rref
に反比例するので、 GV＝Ｋ・（RL/Rref） ……（２） （Ｋは定数、ただし（１）式におけるＫと同じである必
要はない。） と表わされる。この式（２）において、負荷抵抗RLと基
準抵抗Rrefは共に外付け抵抗なので、その誤差な±５％
以内に収まると言え、また、温度係数も等しいと考えら
れるので、利得GVの温度変化もない。また、基準抵抗Rr
efはモード２の時に第２の回路手段２が必要とする外付
け抵抗であり、新たに設けたものではないので、集積回
路の外部ピン数の増加や外付け抵抗の増加はない。
このような第１図の集積回路の用途としては、例えば磁
気記録再生装置に使用される集積回路があり、第１の回
路手段を記録系増幅回路、第２の回路手段２を再生系増
幅回路、モード１を記録モード、モード２を再生モー
ド、基準抵抗Rrefは再生系増幅回路に使われている帰還
抵抗と考えることができる。また反対に、第１の回路手
段１を再生系増幅回路、第２の回路手段２を記録系増幅
回路、モード１を再生モード、モード２を記録モード、
基準抵抗Rrefは記録系増幅回路に使われている帰還抵抗
と考えてもよい。
気記録再生装置に使用される集積回路があり、第１の回
路手段を記録系増幅回路、第２の回路手段２を再生系増
幅回路、モード１を記録モード、モード２を再生モー
ド、基準抵抗Rrefは再生系増幅回路に使われている帰還
抵抗と考えることができる。また反対に、第１の回路手
段１を再生系増幅回路、第２の回路手段２を記録系増幅
回路、モード１を再生モード、モード２を記録モード、
基準抵抗Rrefは記録系増幅回路に使われている帰還抵抗
と考えてもよい。
第２図は、本発明の他の実施例として、外付け接続され
る負荷を持つピーキング回路を内蔵する集積回路ICの一
部のブロック構成を示している。
る負荷を持つピーキング回路を内蔵する集積回路ICの一
部のブロック構成を示している。
この集積回路ICにおいて、１〜４は第１〜第４の回路手
段、LGは集積回路外部のスイッチSWの状態に応じて集積
回路の動作モードをモード１のモード２を切換えるため
のロジック回路、Rfは第２の回路手段２に接続される外
部抵抗、RSおよびCSは集積路外部で上記外部抵抗Rfの一
端と接地電位との間に直列に接続されている抵抗および
コンデンサ、Ｚは前記第４の回路手段４に接続されてい
る外部インピーダンス回路（コンデンサＣ、インダクタ
Ｌおよびダンプ抵抗RDが並列接続されている。）であ
る。
段、LGは集積回路外部のスイッチSWの状態に応じて集積
回路の動作モードをモード１のモード２を切換えるため
のロジック回路、Rfは第２の回路手段２に接続される外
部抵抗、RSおよびCSは集積路外部で上記外部抵抗Rfの一
端と接地電位との間に直列に接続されている抵抗および
コンデンサ、Ｚは前記第４の回路手段４に接続されてい
る外部インピーダンス回路（コンデンサＣ、インダクタ
Ｌおよびダンプ抵抗RDが並列接続されている。）であ
る。
第１の回路手段１は、第３の回路手段３および第４の回
路手段４を含み、モード１の時に動作状態になり、第２
の回路手段は増幅回路Ａを含み、モード２の時に動作状
態となる。第３の回路手段３は、モード１の時に第２の
回路手段２に接続される外部抵抗Rfの両端の電圧を一定
に保つと共に、この外部抵抗Rfに流れる電流を取り出し
て第４の回路手段４に電流を供給する。この第３の回路
手段３は、前記外部抵抗Rfの他端にエミッタが接続され
たNPNトランジスタQ1と、上記外部抵抗Rfの一端にエミ
ッタが接続され、コレクタが接地されたPNPトランジス
タQ2と、VCC電源ノードと上記トランジスタQ1のベース
との間に接続された抵抗R1と、このトランジスタQ1のベ
ースの上記トランジスタQ2のベースとの間に直列に接続
されたダイオードD1および直流電圧源VBおよびダイオー
ドD2と、上記トランジスタQ2のベースと接地電位との間
に接続された抵抗R2とを有する。前記第４の回路手段４
は、信号源Vinからの差動入力を増幅する差動増幅回路
（トランジスタQ3およびQ4）を有し、第３の回路手段３
で取り出された電流を差動増幅回路の負荷である外部イ
ンピーダンス回路Ｚに供給する。この外部インピーダン
ス回路Ｚは、差動増幅回路と共にピーキング回路を構成
している。このピーキング回路は、外部インピーダンス
回路ＺのコンデンサＣおよびインダクタＬとで決まる共
振周波数の信号のみを選択増幅し、それ以外の周波数の
信号は減衰させるように働く。なお、外部インピーダン
ス回路ＺのコンデンサＣおよびインダクタＬに並列に接
続されているダンプ抵抗RDは、共振周波数における利得
を決めるものである。
路手段４を含み、モード１の時に動作状態になり、第２
の回路手段は増幅回路Ａを含み、モード２の時に動作状
態となる。第３の回路手段３は、モード１の時に第２の
回路手段２に接続される外部抵抗Rfの両端の電圧を一定
に保つと共に、この外部抵抗Rfに流れる電流を取り出し
て第４の回路手段４に電流を供給する。この第３の回路
手段３は、前記外部抵抗Rfの他端にエミッタが接続され
たNPNトランジスタQ1と、上記外部抵抗Rfの一端にエミ
ッタが接続され、コレクタが接地されたPNPトランジス
タQ2と、VCC電源ノードと上記トランジスタQ1のベース
との間に接続された抵抗R1と、このトランジスタQ1のベ
ースの上記トランジスタQ2のベースとの間に直列に接続
されたダイオードD1および直流電圧源VBおよびダイオー
ドD2と、上記トランジスタQ2のベースと接地電位との間
に接続された抵抗R2とを有する。前記第４の回路手段４
は、信号源Vinからの差動入力を増幅する差動増幅回路
（トランジスタQ3およびQ4）を有し、第３の回路手段３
で取り出された電流を差動増幅回路の負荷である外部イ
ンピーダンス回路Ｚに供給する。この外部インピーダン
ス回路Ｚは、差動増幅回路と共にピーキング回路を構成
している。このピーキング回路は、外部インピーダンス
回路ＺのコンデンサＣおよびインダクタＬとで決まる共
振周波数の信号のみを選択増幅し、それ以外の周波数の
信号は減衰させるように働く。なお、外部インピーダン
ス回路ＺのコンデンサＣおよびインダクタＬに並列に接
続されているダンプ抵抗RDは、共振周波数における利得
を決めるものである。
上記ピーキング回路の利得GVは、 GV＝（RD・Ic（Q1）／（４・VT） ……（３） （VTは熱電圧［Ｖ］） と表わされる。ここで、Ic（Q1）はトランジスタQ1のコ
レクタ電流であり、 Ic（Q1）＝VB/Rf で表わされるので、上記利得GVは、 GV＝（1/4）・（RD/Rf）・（VB/VT） ……（４） と表わすことができる。ここで、VBは第３の回路手段３
に含まれる電圧源であり、RDとRfは共に外部抵抗である
ので、電圧源VBがVT依存性を持つとすると、そのばらつ
きは小さく、温度変化も生じない。
レクタ電流であり、 Ic（Q1）＝VB/Rf で表わされるので、上記利得GVは、 GV＝（1/4）・（RD/Rf）・（VB/VT） ……（４） と表わすことができる。ここで、VBは第３の回路手段３
に含まれる電圧源であり、RDとRfは共に外部抵抗である
ので、電圧源VBがVT依存性を持つとすると、そのばらつ
きは小さく、温度変化も生じない。
なお、第２図の回路構成のままでは、モード２の時に第
２の回路手段２の増幅回路Ａが正常動作できないが、こ
れは、モード２の時に、トランジスタQ1とQ2とが電気的
に切り離された状態にすればよく、簡単に実現できる。
例えば、トランジスタQ1のベースと上記トランジスタQ2
のベースとの間に、図中に示すようにNPNトランジスタ
Ｑのコレクタ・エミッタ間を接続し、このトランジスタ
Ｑのベースにロジック回路LCの出力を供給し、モード２
の時に上記トランジスタＱをオン状態にする。この時、
トランジスタQ2のベース電位は、VCC×R2/（R1＋R2）と
なるので、第２の回路手段２の増幅回路Ａの出力電位、
換言すれば、その基準入力（＋）電位が上記トランジス
タQ2のベース電位にほぼ等しくなるように設定しておけ
ば、前記トランジスタQ1およびQ2がそれぞれ状態にな
る。但し、この動作は、厳密に言えば、第２の回路手段
２の増幅回路Ａの下側の出力電圧が、前記トランジスタ
Q1のベース・エミッタ間電圧よりも小さい範囲で成立す
る。
２の回路手段２の増幅回路Ａが正常動作できないが、こ
れは、モード２の時に、トランジスタQ1とQ2とが電気的
に切り離された状態にすればよく、簡単に実現できる。
例えば、トランジスタQ1のベースと上記トランジスタQ2
のベースとの間に、図中に示すようにNPNトランジスタ
Ｑのコレクタ・エミッタ間を接続し、このトランジスタ
Ｑのベースにロジック回路LCの出力を供給し、モード２
の時に上記トランジスタＱをオン状態にする。この時、
トランジスタQ2のベース電位は、VCC×R2/（R1＋R2）と
なるので、第２の回路手段２の増幅回路Ａの出力電位、
換言すれば、その基準入力（＋）電位が上記トランジス
タQ2のベース電位にほぼ等しくなるように設定しておけ
ば、前記トランジスタQ1およびQ2がそれぞれ状態にな
る。但し、この動作は、厳密に言えば、第２の回路手段
２の増幅回路Ａの下側の出力電圧が、前記トランジスタ
Q1のベース・エミッタ間電圧よりも小さい範囲で成立す
る。
ところで、集積回路においては、外部ピン数を少しでも
減らすために、１つの外部ピンに複数の機能を共有させ
ることがある。第１図における基準抵抗Rrefや、第２図
における外部抵抗Rfを、第２の回路手段２と第３の回路
手段３の両方の回路に使用しているのも、これらの基準
抵抗Rrefや外部抵抗Rfが接続されている外部ピンPiの少
なくとも１個に複数の機能を共有させるためである。
減らすために、１つの外部ピンに複数の機能を共有させ
ることがある。第１図における基準抵抗Rrefや、第２図
における外部抵抗Rfを、第２の回路手段２と第３の回路
手段３の両方の回路に使用しているのも、これらの基準
抵抗Rrefや外部抵抗Rfが接続されている外部ピンPiの少
なくとも１個に複数の機能を共有させるためである。
例えば第１図の集積回路ICがコンパクト・カセット用磁
気記録再生装置に使用される場合、前記第１の回路手段
１は記録系増幅回路、前記第２の回路手段２は再生系増
幅回路、前記第１のモードは記録モード、前記第２のモ
ードは再生モード、前記基準抵抗Rrefは再生系増幅回路
に使われている帰還抵抗であるとすれば、第１の回路手
段１および前記基準抵抗Rrefの一端側に接続されている
１個の外部ピンPiを、記録モードの時にはメタル／ノー
マル切換えのためのロジック信号入力ピンとして使用す
ることができる。第１図の集積回路ICがマルチプレクサ
内蔵FM/AMチューナに使用される場合、前記第１の回路
手段１はAMチューナ回路、前記第２の回路手段２はFMチ
ューナ回路、前記第１のモードはAM受信モード、前記第
２のモードはFM受信モード、前記基準抵抗RrefはFMチュ
ーナ回路に使われている外部抵抗であるとすれば、第１
の回路手段１および前記基準抵抗Rrefの一端側に接続さ
れている１個の外部ピンを、FM受信モード時はステレオ
／強制モノラルの切換えのためのロジック信号入力ピン
として使用することができる。
気記録再生装置に使用される場合、前記第１の回路手段
１は記録系増幅回路、前記第２の回路手段２は再生系増
幅回路、前記第１のモードは記録モード、前記第２のモ
ードは再生モード、前記基準抵抗Rrefは再生系増幅回路
に使われている帰還抵抗であるとすれば、第１の回路手
段１および前記基準抵抗Rrefの一端側に接続されている
１個の外部ピンPiを、記録モードの時にはメタル／ノー
マル切換えのためのロジック信号入力ピンとして使用す
ることができる。第１図の集積回路ICがマルチプレクサ
内蔵FM/AMチューナに使用される場合、前記第１の回路
手段１はAMチューナ回路、前記第２の回路手段２はFMチ
ューナ回路、前記第１のモードはAM受信モード、前記第
２のモードはFM受信モード、前記基準抵抗RrefはFMチュ
ーナ回路に使われている外部抵抗であるとすれば、第１
の回路手段１および前記基準抵抗Rrefの一端側に接続さ
れている１個の外部ピンを、FM受信モード時はステレオ
／強制モノラルの切換えのためのロジック信号入力ピン
として使用することができる。
第３図は、本発明のさらに他の実施例を示しており、上
記したように１つの外部ピンに複数の機能を共有させる
集積回路ICの一部のブロック構成を示している。この回
路では、モード１の時には入力電圧VIN1に対応した出力
電圧VOUT1を発生すると共に、入力端子11に与えられる
ロジック信号によりトランジスタQ11をオン／オフさせ
て、このオン／オフ電流を用いるものである。また、モ
ード２の時には、入力端子12に与えられる入力電圧VIN2
を増幅した信号VOUT2を出力するものである。
記したように１つの外部ピンに複数の機能を共有させる
集積回路ICの一部のブロック構成を示している。この回
路では、モード１の時には入力電圧VIN1に対応した出力
電圧VOUT1を発生すると共に、入力端子11に与えられる
ロジック信号によりトランジスタQ11をオン／オフさせ
て、このオン／オフ電流を用いるものである。また、モ
ード２の時には、入力端子12に与えられる入力電圧VIN2
を増幅した信号VOUT2を出力するものである。
この集積回路ICにおいて、１〜４は第１〜第４の回路手
段、Rfは第２の回路手段２に対して集積回路の外部ピン
P1および外部ピンP2を介して接続される外部抵抗、RLは
前記第４の回路手段４の負荷抵抗として外部ピンP4を介
して接続される外部抵抗、外部ピンP3は集積回路の動作
モードをモード１のモード２を切換えるためのモード切
換え信号（モード１の時に“L"レベル、モード２の時に
“H"レベル）が入力される。第１の入力端子11および第
２の入力端子12は、外部抵抗RSを介して前記外部抵抗Rf
の外部ピンP1側の一端に接続されている。上記第１の入
力端子11は、モード１の時に“H"または“L"レベルとな
り、モード２の時にハイ・インピーダンス状態となり、
ロジック信号VHLが入力される。また、上記第２の入力
端子12は、モード１の時にハイ・インピーダンス状態と
なり、モード２の時に有効となる信号電圧VIN2が入力さ
れる。
段、Rfは第２の回路手段２に対して集積回路の外部ピン
P1および外部ピンP2を介して接続される外部抵抗、RLは
前記第４の回路手段４の負荷抵抗として外部ピンP4を介
して接続される外部抵抗、外部ピンP3は集積回路の動作
モードをモード１のモード２を切換えるためのモード切
換え信号（モード１の時に“L"レベル、モード２の時に
“H"レベル）が入力される。第１の入力端子11および第
２の入力端子12は、外部抵抗RSを介して前記外部抵抗Rf
の外部ピンP1側の一端に接続されている。上記第１の入
力端子11は、モード１の時に“H"または“L"レベルとな
り、モード２の時にハイ・インピーダンス状態となり、
ロジック信号VHLが入力される。また、上記第２の入力
端子12は、モード１の時にハイ・インピーダンス状態と
なり、モード２の時に有効となる信号電圧VIN2が入力さ
れる。
前記外部ピンP1は、モード１の時は第１の入力端子11の
ロジック信号VHLの入力ピンとして働くと同時に、外部
ピンP2と共に第３の回路手段３により外部抵抗Rfの流れ
る電流を取り出す役目を果たしており、モード２の時は
第２の入力端子12の電圧VIN2の入力ピンになる。前記外
部ピンP4は、モード１の時に第４の回路手段４中の電圧
VIN1に対応する電圧が第１の出力電圧VOUT1として現わ
れ、モード２の時には有効な信号は現われない出力ピン
である。前記外部ピンP2は、モード１の時には有効な信
号は現われず、モード２の時に第２の入力端子12から入
力する信号電圧VIN2を増幅した信号が第２の出力電圧V
OUT2として現われる出力ピンである。
ロジック信号VHLの入力ピンとして働くと同時に、外部
ピンP2と共に第３の回路手段３により外部抵抗Rfの流れ
る電流を取り出す役目を果たしており、モード２の時は
第２の入力端子12の電圧VIN2の入力ピンになる。前記外
部ピンP4は、モード１の時に第４の回路手段４中の電圧
VIN1に対応する電圧が第１の出力電圧VOUT1として現わ
れ、モード２の時には有効な信号は現われない出力ピン
である。前記外部ピンP2は、モード１の時には有効な信
号は現われず、モード２の時に第２の入力端子12から入
力する信号電圧VIN2を増幅した信号が第２の出力電圧V
OUT2として現われる出力ピンである。
なお、第１の回路手段１〜第４の回路手段４において、
Q1〜Q29はトランジスタ、R1〜R24は抵抗である。
Q1〜Q29はトランジスタ、R1〜R24は抵抗である。
いま、モード１の時は、外部ピンP3が“L"レベルなの
で、第２の回路手段２中のトランジスタQ29および第４
の回路手段４中のトランジスタQ12はオフ、第２の回路
手段２中のトランジスタQ28はオンとなっているので、
第２の回路手段２は非動作状態に、第１の回路手段１は
動作状態になっている。第３の回路手段３中のトランジ
スタQ1〜Q4はバンドギャップ電流源回路を構成してお
り、第３の回路手段３中のトランジスタQ5〜Q8に定電流
を流し、また、第３の回路手段３中のトランジスタQ10
はオンしている。いま、第１の入力端子11から入力する
ロジック信号VHLが“H"レベルとすると、外部抵抗RSを
介して外部ピンP1に電流が名流れ込むので、第１の回路
手段１中のトランジスタQ11のベース電位は（VCC−0.7
V）よりも高い電位になっており、このトランジスタQ11
はオフしている。また、第１の入力端子11から入力する
ロジック信号VHLが“L"レベルの時は、外部抵抗RSを介
して外部ピンP1に電流が流れ出るので、第１の回路手段
１中のトランジスタQ11のベース電流が引っ張られ、こ
のトランジスタQ11はオンする。つまり、モード１の時
に第１の入力端子11から入力するロジック信号VHLの
“H"/“L"レベルに対応して第１の回路手段１中のトラ
ンジスタQ11がオフ／オンする。このモード１の時に
は、外部ピンP4には、第４の回路手段４中のバイアス電
圧VIN1に対応する電圧が第１の出力電圧VOUT1として現
われ、外部ピンP2には、有効な信号は現われない。
で、第２の回路手段２中のトランジスタQ29および第４
の回路手段４中のトランジスタQ12はオフ、第２の回路
手段２中のトランジスタQ28はオンとなっているので、
第２の回路手段２は非動作状態に、第１の回路手段１は
動作状態になっている。第３の回路手段３中のトランジ
スタQ1〜Q4はバンドギャップ電流源回路を構成してお
り、第３の回路手段３中のトランジスタQ5〜Q8に定電流
を流し、また、第３の回路手段３中のトランジスタQ10
はオンしている。いま、第１の入力端子11から入力する
ロジック信号VHLが“H"レベルとすると、外部抵抗RSを
介して外部ピンP1に電流が名流れ込むので、第１の回路
手段１中のトランジスタQ11のベース電位は（VCC−0.7
V）よりも高い電位になっており、このトランジスタQ11
はオフしている。また、第１の入力端子11から入力する
ロジック信号VHLが“L"レベルの時は、外部抵抗RSを介
して外部ピンP1に電流が流れ出るので、第１の回路手段
１中のトランジスタQ11のベース電流が引っ張られ、こ
のトランジスタQ11はオンする。つまり、モード１の時
に第１の入力端子11から入力するロジック信号VHLの
“H"/“L"レベルに対応して第１の回路手段１中のトラ
ンジスタQ11がオフ／オンする。このモード１の時に
は、外部ピンP4には、第４の回路手段４中のバイアス電
圧VIN1に対応する電圧が第１の出力電圧VOUT1として現
われ、外部ピンP2には、有効な信号は現われない。
一方、モード２の時は、外部ピンP3が、“H"レベルなの
で、トランジスタQ29およびQ12はオン、トランジスタQ
28はオフとなり、第１の回路手段１は非動作状態にな
り、第２の回路手段２は動作状態になる。このため、第
２の回路手段２は、トランジスタQ24がオンしているの
でトランジスタQ19はエミッタ接地増幅回路として働
き、利得がRf/RSの反転増幅回路として動作する。この
モード２の時には、外部ピンP4には、有効な信号は現わ
れないが、外部ピンP2には、第２の入力端子12から入力
する信号電圧VIN2を増幅した信号が第２の出力電圧V
OUT2として現われる。
で、トランジスタQ29およびQ12はオン、トランジスタQ
28はオフとなり、第１の回路手段１は非動作状態にな
り、第２の回路手段２は動作状態になる。このため、第
２の回路手段２は、トランジスタQ24がオンしているの
でトランジスタQ19はエミッタ接地増幅回路として働
き、利得がRf/RSの反転増幅回路として動作する。この
モード２の時には、外部ピンP4には、有効な信号は現わ
れないが、外部ピンP2には、第２の入力端子12から入力
する信号電圧VIN2を増幅した信号が第２の出力電圧V
OUT2として現われる。
ところで、前記モード１の時の動作において、トランジ
スタQ1〜Q4のバンドギャップ電流源回路で作られる電流
Ｉは、 Ｉ＝（VT/R1）・lnN ……（５） （ＮはトランジスタQ2のQ1に対するエミッタ面積比） と表わされ、これは、トランジスタQ1〜Q4の動作電流に
等しいので、トランジスタQ8のコレクタタ電流Ic（Q8）
は、 Ic（Q8）＝（２・VT/R1）・1nN ……（６） となる。
スタQ1〜Q4のバンドギャップ電流源回路で作られる電流
Ｉは、 Ｉ＝（VT/R1）・lnN ……（５） （ＮはトランジスタQ2のQ1に対するエミッタ面積比） と表わされ、これは、トランジスタQ1〜Q4の動作電流に
等しいので、トランジスタQ8のコレクタタ電流Ic（Q8）
は、 Ic（Q8）＝（２・VT/R1）・1nN ……（６） となる。
第３の回路手段３中のトランジスタQ8およびQ9はカレン
トミラーを形成しているので、抵抗R5に発生する電圧VR
5がVT（常温で26mV）よりも十分大きいように定数を設
定してあれば、トランジスタQ9のコレクタ電流Ic（Q9）
は抵抗R5およびRfの比で決まり、 Ic（Q9）＝（R5/Rf）・IC（Q8） ＝（２・VT・1nN）・（R5/R1）・（1/Rf）……
（７） となる。この時、外部抵抗Rfに発生する電圧VRfは VRf＝（２・VT・lnN）・（R5/R1） ……（８） となっている。（８）式を見ると分かるように、抵抗
R5,R1は共に内部抵抗なので、外部抵抗Rfに発生する電
圧は抵抗のばらつきはなく、また、温度特性は熱電圧VT
の温度特性に等しくなっている。
トミラーを形成しているので、抵抗R5に発生する電圧VR
5がVT（常温で26mV）よりも十分大きいように定数を設
定してあれば、トランジスタQ9のコレクタ電流Ic（Q9）
は抵抗R5およびRfの比で決まり、 Ic（Q9）＝（R5/Rf）・IC（Q8） ＝（２・VT・1nN）・（R5/R1）・（1/Rf）……
（７） となる。この時、外部抵抗Rfに発生する電圧VRfは VRf＝（２・VT・lnN）・（R5/R1） ……（８） となっている。（８）式を見ると分かるように、抵抗
R5,R1は共に内部抵抗なので、外部抵抗Rfに発生する電
圧は抵抗のばらつきはなく、また、温度特性は熱電圧VT
の温度特性に等しくなっている。
第４の回路手段４は、第３の回路手段３で取り出された
トランジスタQ9のコレクタ電流IC（Q9）を負荷抵抗RLに
流す働きをしているが、ここでは、電圧VIN1に対応した
電流を出力する増幅回路になっている。トランジスタQ
13のコレクタ電流とトランジスタQ14のコレクタ電流が
等しいとすると、外部ピンP4に現われる第１の出力電圧
VOUT1は、 VOUT1＝｛（RL・Ic（Q14））／（４・VT）｝ ・VIN1 ……（９） ＝｛（1/2）・（R5/R1） ・（RL/Rf）・lnN｝ ・VIN1 ……（９）′ の表わされる。（９）式において、Ic（Q14）はトラン
ジスタQ14のコレクタ電流であり、Ic（Q9）に等しく、
（９）′式において、R5とR1は内部抵抗であり、そのば
らつきと温度係数は殆んど同じなので、第１の出力電圧
VOUT1は内部抵抗のばらつきと温度特性の影響はない。
また、RLとRfは外部抵抗であるが、外部抵抗のばらつき
は実用上十分に大きく、温度係数も実用上無視できる程
度に小さいので外部抵抗の影響もないといってよい。結
局、第１の出力電圧VOUT1は、ばらつきや温度変化に対
して影響は受けないということが分かる。
トランジスタQ9のコレクタ電流IC（Q9）を負荷抵抗RLに
流す働きをしているが、ここでは、電圧VIN1に対応した
電流を出力する増幅回路になっている。トランジスタQ
13のコレクタ電流とトランジスタQ14のコレクタ電流が
等しいとすると、外部ピンP4に現われる第１の出力電圧
VOUT1は、 VOUT1＝｛（RL・Ic（Q14））／（４・VT）｝ ・VIN1 ……（９） ＝｛（1/2）・（R5/R1） ・（RL/Rf）・lnN｝ ・VIN1 ……（９）′ の表わされる。（９）式において、Ic（Q14）はトラン
ジスタQ14のコレクタ電流であり、Ic（Q9）に等しく、
（９）′式において、R5とR1は内部抵抗であり、そのば
らつきと温度係数は殆んど同じなので、第１の出力電圧
VOUT1は内部抵抗のばらつきと温度特性の影響はない。
また、RLとRfは外部抵抗であるが、外部抵抗のばらつき
は実用上十分に大きく、温度係数も実用上無視できる程
度に小さいので外部抵抗の影響もないといってよい。結
局、第１の出力電圧VOUT1は、ばらつきや温度変化に対
して影響は受けないということが分かる。
このように、第４の回路手段４の伝達特性（＝VOUT1/V
IN1のことで、（９）式をVIN1で割ったもの）がVTに反
比例するような場合には、外部抵抗Rfに発生する電圧を
熱電圧VTに比例するようにしておくと、伝達特性は温度
依存性を持たなくなり、大変有効である。
IN1のことで、（９）式をVIN1で割ったもの）がVTに反
比例するような場合には、外部抵抗Rfに発生する電圧を
熱電圧VTに比例するようにしておくと、伝達特性は温度
依存性を持たなくなり、大変有効である。
上記第３図に示した回路例では、第２の回路手段２と第
３の回路手段３に接続され、第３の回路手段３で作り出
す電流の基準となる外部抵抗Rfに発生する電圧を熱電圧
VTに比例した一定電圧としたが、用途によっては温度係
数が零であることが要求されることもあり、その例を第
４図に示す。
３の回路手段３に接続され、第３の回路手段３で作り出
す電流の基準となる外部抵抗Rfに発生する電圧を熱電圧
VTに比例した一定電圧としたが、用途によっては温度係
数が零であることが要求されることもあり、その例を第
４図に示す。
第４図に示す集積回路ICにおいて、１〜４は第１〜第４
の回路手段、CXは前記第４の回路手段４の負荷として外
部ピンP1を介して接続される外部コンデンサである。Ｃ
およびＬおよびRDは第２の回路手段２に対して集積回路
の外部ピンP2を介して接続されるコンデンサおよびイン
ダクタおよびダンプ抵抗であり、第２の回路手段２と共
にトラップ回路を構成している。第３の回路手段３は第
２の回路手段２に接続される外部抵抗RDに流れる電流を
取り出し、第４の回路手段４は第３の回路手段３で取り
出された電流を外部コンデンサCXに流すためのものであ
り、第５の回路手段５は外部コンデンサCXと共に鋸歯状
波発振回路を構成している。LGは外部ピンP3を介して入
力するモード切換え信号（モード１の時に“L"レベル、
モード２の時に“H"レベル）に応じて集積回路の動作モ
ードをモード１とモード２を切換えるためのロジック回
路であり、図中、Q1〜Q31はトランジスタ（一部はダイ
オード接続されている。）、R1〜R25は抵抗、I1〜I4な
電流源、Vinは信号源である。
の回路手段、CXは前記第４の回路手段４の負荷として外
部ピンP1を介して接続される外部コンデンサである。Ｃ
およびＬおよびRDは第２の回路手段２に対して集積回路
の外部ピンP2を介して接続されるコンデンサおよびイン
ダクタおよびダンプ抵抗であり、第２の回路手段２と共
にトラップ回路を構成している。第３の回路手段３は第
２の回路手段２に接続される外部抵抗RDに流れる電流を
取り出し、第４の回路手段４は第３の回路手段３で取り
出された電流を外部コンデンサCXに流すためのものであ
り、第５の回路手段５は外部コンデンサCXと共に鋸歯状
波発振回路を構成している。LGは外部ピンP3を介して入
力するモード切換え信号（モード１の時に“L"レベル、
モード２の時に“H"レベル）に応じて集積回路の動作モ
ードをモード１とモード２を切換えるためのロジック回
路であり、図中、Q1〜Q31はトランジスタ（一部はダイ
オード接続されている。）、R1〜R25は抵抗、I1〜I4な
電流源、Vinは信号源である。
この第４図の回路においては、モード１の時に第１の回
路手段１が動作し、外部ピンP1に鋸歯状波が現われ、モ
ード２の時には第２の回路手段２が動作し、外部ピンP2
にはトラップ特性が表われる。
路手段１が動作し、外部ピンP1に鋸歯状波が現われ、モ
ード２の時には第２の回路手段２が動作し、外部ピンP2
にはトラップ特性が表われる。
まず、モード１の時の動作について説明する。トランジ
スタQ1〜Q4はバンドギャップ電流源回路を構成してお
り、トランジスタQ5〜Q8にバンドギャップ電流を流して
いる。抵抗R9とトランジスタQ9にもバンドギャップ電流
が流れるが、ここでの電圧降下、つまり、電源電圧VCC
とトランジスタQ10のベース電位VB（Q10）との差をバン
ドギャップ電圧VBG（約1.2V）に設定することにより、
トランジスタQ10のベース電位VB（Q10）は温度特性を持
たないようになる。トランジスQ10〜Q15は帰還増幅回路
を形成しているので、トランジスタQ11のベース電位、
即ち、外部ピンP2の電位はトランジスタQ10のベース電
位VB（Q10）と等しくなる。つまり、外部抵抗RDの両端
にかかる電圧は温度特性を持たない電圧であるというこ
とである。ここで、トランジスタQ14〜Q16はカレントミ
ラー構成になっているので、これらのトランジスタQ14
〜Q16に流れる電流は等しく（但し、抵抗R12、R13、R14
の値が等しいものとする）、トランジスタQ16のコレク
タ電流は外部抵抗RDに流れる電流に等しい電流が流れる
わけである。この電流が、トランジスタQ17,Q18のカレ
ントミラーで反転されるので、R15、R16の値が等しいも
のとする、結局、トランジスタQ18のコレクタ電流Ic（Q
18）は、 Ic（Q18）＝（VR9＋VF（Q9））/RD ＝VBG/RD ……（10） （バンドギャップVBG≒1.2V） となる。ここで、VR9は抵抗R9の電圧降下、VF（Q9）は
トランジスタQ9の電圧降下である。
スタQ1〜Q4はバンドギャップ電流源回路を構成してお
り、トランジスタQ5〜Q8にバンドギャップ電流を流して
いる。抵抗R9とトランジスタQ9にもバンドギャップ電流
が流れるが、ここでの電圧降下、つまり、電源電圧VCC
とトランジスタQ10のベース電位VB（Q10）との差をバン
ドギャップ電圧VBG（約1.2V）に設定することにより、
トランジスタQ10のベース電位VB（Q10）は温度特性を持
たないようになる。トランジスQ10〜Q15は帰還増幅回路
を形成しているので、トランジスタQ11のベース電位、
即ち、外部ピンP2の電位はトランジスタQ10のベース電
位VB（Q10）と等しくなる。つまり、外部抵抗RDの両端
にかかる電圧は温度特性を持たない電圧であるというこ
とである。ここで、トランジスタQ14〜Q16はカレントミ
ラー構成になっているので、これらのトランジスタQ14
〜Q16に流れる電流は等しく（但し、抵抗R12、R13、R14
の値が等しいものとする）、トランジスタQ16のコレク
タ電流は外部抵抗RDに流れる電流に等しい電流が流れる
わけである。この電流が、トランジスタQ17,Q18のカレ
ントミラーで反転されるので、R15、R16の値が等しいも
のとする、結局、トランジスタQ18のコレクタ電流Ic（Q
18）は、 Ic（Q18）＝（VR9＋VF（Q9））/RD ＝VBG/RD ……（10） （バンドギャップVBG≒1.2V） となる。ここで、VR9は抵抗R9の電圧降下、VF（Q9）は
トランジスタQ9の電圧降下である。
一方、第５の回路手段５中のトランジスタQ19〜Q26はヒ
ステリシス回路を形成しているが、初期状態で外部コン
デンサCXの電荷が零、即ち、外部ピンP1の電位が0Vとす
ると、トランジスタQ21はオフ，トランジスタQ22はオン
となっており、トランジスタQ28,Q29はそれぞれオフと
なっている。ここで、外部コンデンサCXにはトランジス
タQ18のコレクタが接続されており、トランジスタQ18の
コレクタ電流Ic（Q18）が充電電流として外部コンデン
サCXに流れ込んでいるが、このために外部ピンP1の電位
VCXは、 VCX＝（Ic（Q18）/CX）・ｔ ……（11） と表わされるように、時間ｔと共に上昇していく。この
外部ピンP1の電位VCXが、トランジスタQ20のベース電位
VB（Q20）にヒステリシス電圧VHISを加えた電圧に等し
くなると、トランジスタQ21がオン，トランジスタQ22が
オフとなる。このため、トランジスタQ28,Q29がそれぞ
れオンとなり、外部コンデンサCXの電荷はトランジスタ
Q29によって瞬時に放電されて零になる。そうすると、
再び、トランジスタQ21,Q28,Q29がそれぞれオフ，トラ
ンジスタQ22がオンとなり、外部コンデンサCXは充電を
開始し、この繰り返して鋸歯状波発振が持続することに
なる。１周期の時間Ｔは、外部ピンP1の電位VCXが前記
したような電圧（VB（Q20）＋VHIS）になるまでの時間
に等しいので、 （Ic（Q18）/CX）・Ｔ＝VB（Q20）＋VHI ……（12） となる周期Ｔを求めればよく、（10）式と合わせて、 Ｔ＝（R24/（R24＋R25））・（VCC/VBG）・（RD・CX）
……（13） （ただし、VB（Q20）》VHISとしている） となる。この式を見ると分かるように、R24,R25は内部
抵抗であるが、その比率はほぼ一定であるのでばらつき
や温度特性は影響せず、また、電源電位VCCとバンドギ
ャップ電圧VBGについては温度係数は零と考えてよいの
で、周期Ｔはダンプ抵抗Rdと外部コンデンサCXの積に比
例し、それ以外の部分によるばらつきや温度特性の影響
はないといえる。
ステリシス回路を形成しているが、初期状態で外部コン
デンサCXの電荷が零、即ち、外部ピンP1の電位が0Vとす
ると、トランジスタQ21はオフ，トランジスタQ22はオン
となっており、トランジスタQ28,Q29はそれぞれオフと
なっている。ここで、外部コンデンサCXにはトランジス
タQ18のコレクタが接続されており、トランジスタQ18の
コレクタ電流Ic（Q18）が充電電流として外部コンデン
サCXに流れ込んでいるが、このために外部ピンP1の電位
VCXは、 VCX＝（Ic（Q18）/CX）・ｔ ……（11） と表わされるように、時間ｔと共に上昇していく。この
外部ピンP1の電位VCXが、トランジスタQ20のベース電位
VB（Q20）にヒステリシス電圧VHISを加えた電圧に等し
くなると、トランジスタQ21がオン，トランジスタQ22が
オフとなる。このため、トランジスタQ28,Q29がそれぞ
れオンとなり、外部コンデンサCXの電荷はトランジスタ
Q29によって瞬時に放電されて零になる。そうすると、
再び、トランジスタQ21,Q28,Q29がそれぞれオフ，トラ
ンジスタQ22がオンとなり、外部コンデンサCXは充電を
開始し、この繰り返して鋸歯状波発振が持続することに
なる。１周期の時間Ｔは、外部ピンP1の電位VCXが前記
したような電圧（VB（Q20）＋VHIS）になるまでの時間
に等しいので、 （Ic（Q18）/CX）・Ｔ＝VB（Q20）＋VHI ……（12） となる周期Ｔを求めればよく、（10）式と合わせて、 Ｔ＝（R24/（R24＋R25））・（VCC/VBG）・（RD・CX）
……（13） （ただし、VB（Q20）》VHISとしている） となる。この式を見ると分かるように、R24,R25は内部
抵抗であるが、その比率はほぼ一定であるのでばらつき
や温度特性は影響せず、また、電源電位VCCとバンドギ
ャップ電圧VBGについては温度係数は零と考えてよいの
で、周期Ｔはダンプ抵抗Rdと外部コンデンサCXの積に比
例し、それ以外の部分によるばらつきや温度特性の影響
はないといえる。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、外部
ピン数や外付け抵抗の増加を伴わずに、外付けの負荷抵
抗に比例する増幅回路などの利得のばらつきや温度変化
をなくし得る半導体集積回路を実現することができる。
ピン数や外付け抵抗の増加を伴わずに、外付けの負荷抵
抗に比例する増幅回路などの利得のばらつきや温度変化
をなくし得る半導体集積回路を実現することができる。
第１図は本発明の半導体集積回路の一実施例を示すブロ
ック図、第２図乃至第４図はそれぞれ本発明の他の実施
例を示す回路図、第５図および第６図はそれぞれ従来の
半導体積回路を示すブロック図である。 IC……集積回路、１……第１の回路手段、２……第２の
回路手段、３……第３の回路手段、４……第４の回路手
段、５……第５の回路手段、11……第１の入力端子、12
……第２の入力端子、Ｚ……外部インピーダンス回路、
Q1〜Q31……トランジスタ、R1〜R25……抵抗、RD……ダ
ンプ抵抗、Rf、RS……外部抵抗、RL……負荷抵抗（外部
抵抗）、CS、CX、Ｃ……外部コンデンサ、Ｌ……インダ
クタ、Pi、P1〜P4……集積回路外部ピン。
ック図、第２図乃至第４図はそれぞれ本発明の他の実施
例を示す回路図、第５図および第６図はそれぞれ従来の
半導体積回路を示すブロック図である。 IC……集積回路、１……第１の回路手段、２……第２の
回路手段、３……第３の回路手段、４……第４の回路手
段、５……第５の回路手段、11……第１の入力端子、12
……第２の入力端子、Ｚ……外部インピーダンス回路、
Q1〜Q31……トランジスタ、R1〜R25……抵抗、RD……ダ
ンプ抵抗、Rf、RS……外部抵抗、RL……負荷抵抗（外部
抵抗）、CS、CX、Ｃ……外部コンデンサ、Ｌ……インダ
クタ、Pi、P1〜P4……集積回路外部ピン。
Claims (7)
- 【請求項１】少なくとも、第１のモード／第２のモード
に対応して動作状態／非動作状態になり、伝達特性が外
部インピーダンス回路に依存する第１の回路手段と、第
２のモード／第１のモードに対応して動作状態／非動作
状態になる第２の回路手段とを具備する半導体集積回路
において、 前記第１の回路手段は、前記第１のモードの時に、前記
第２の回路手段に接続される外部抵抗のいずれか一方の
端子に印加される電圧の有無および大小に拘らず上記外
部抵抗の両端の電圧を一定に保つと同時に上記外部抵抗
に流れる電流を取り出す第３の回路手段を具備する ことを特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
前記第１の回路手段は、さらに、前記第１のモードの時
に前記第３の回路手段によって取り出された電流により
動作し、前記第１の回路手段に接続される外部インピー
ダンス回路に電流を与える第４の回路手段を具備するこ
とを特徴とする半導体集積回路。 - 【請求項３】請求項１または２記載の半導体集積回路に
おいて、前記第３の回路手段は、前記第２の回路手段に
接続される外部抵抗の両端の電圧を熱電圧VTに比例した
一定電圧に保つことを特徴とする半導体集積回路。 - 【請求項４】請求項１または２記載の半導体集積回路に
おいて、前記第３の回路手段は、前記第２の回路手段に
接続される外部抵抗の両端の電圧を温度係数がほぼ零で
ある一定電圧に保つことを特徴とする半導体集積回路。 - 【請求項５】請求項１または２記載の半導体集積回路は
磁気記録再生装置に使用され、前記第１の回路手段は記
録系増幅回路、前記第２の回路手段は再生系増幅回路、
前記第１のモードは記録モード、前記第２のモードは再
生モード、前記外部抵抗は再生系増幅回路に使われてい
る帰還抵抗であることを特徴とする半導体集積回路。 - 【請求項６】請求項５記載の半導体集積回路はコンパク
ト・カセット用磁気記録再生装置に使用され、前記第１
の回路手段および前記外部抵抗の一端側に接続されてい
る１個の外部ピンを、再生モードの時にはメタル／ノー
マル切換えのためのロジック信号入力ピンとして使用す
ることを特徴とする半導体集積回路。 - 【請求項７】請求項１または２記載の半導体集積回路は
マルチプレクサ内蔵FM/AMチューナに使用され、前記第
１の回路手段はAMチューナ回路、前記第２の回路手段は
FMチューナ回路、前記第１のモードはAM受信モード、前
記第２のモードはFM受信モードであり、前記第１の回路
手段および前記外部抵抗の一端側に接続されている１個
の外部ピンを、FM受信モード時はステレオ／強制モノラ
ルの切換えのためのロジック信号入力ピンとして使用す
ることを特徴とする半導体集積回路。
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