JPH0493062A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0493062A JPH0493062A JP20992990A JP20992990A JPH0493062A JP H0493062 A JPH0493062 A JP H0493062A JP 20992990 A JP20992990 A JP 20992990A JP 20992990 A JP20992990 A JP 20992990A JP H0493062 A JPH0493062 A JP H0493062A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- integrated circuit
- output terminal
- resistor
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にディジタル信号等の信号
を出力する端子を有する集積回路に関する。
を出力する端子を有する集積回路に関する。
従来この種の集積回路では、応用範囲の拡大と複雑さに
伴い、高速動作が要求されまた集積度の向」二に伴って
出力バッファの立上り立下り速度は早くなってきている
。特に高速出力可能とする為、出力バッファのトランジ
スタザイス°を大きくし電源系出力端子まての配線にも
負荷がつかないようにしている。
伴い、高速動作が要求されまた集積度の向」二に伴って
出力バッファの立上り立下り速度は早くなってきている
。特に高速出力可能とする為、出力バッファのトランジ
スタザイス°を大きくし電源系出力端子まての配線にも
負荷がつかないようにしている。
出力端子から出力される信号は、集積回路が実装される
基板上で、その端子が接続される配線やその配線に接続
される素子による負荷により遅延が牛し、その配線の終
端での反射が生しることが知られている。この反射によ
り波形が第４図のようにみだれ、誤動作の原因となるこ
とがある。
基板上で、その端子が接続される配線やその配線に接続
される素子による負荷により遅延が牛し、その配線の終
端での反射が生しることが知られている。この反射によ
り波形が第４図のようにみだれ、誤動作の原因となるこ
とがある。
特にこの反射の影響は、伝送経路の単位長当りの遅れを
Ｔｄ線路長、Ｑ、出力端子からの信号の立上り時間をｔ
ｌ−とすると、信号の伝達か１往復する時間２ Ｔ ｄ
ｍＦに対して信号の立上り時間ｔｒが小さい時表われ
、次式のように表わされる。
Ｔｄ線路長、Ｑ、出力端子からの信号の立上り時間をｔ
ｌ−とすると、信号の伝達か１往復する時間２ Ｔ ｄ
ｍＦに対して信号の立上り時間ｔｒが小さい時表われ
、次式のように表わされる。
２ Ｔ ｄ １ ＞ ｔ ｒ
ここて、集積回路の高速化に伴ないｔｌ−が小さくなる
につれて反射による信号波形のみだれが顕著となってき
ている。
につれて反射による信号波形のみだれが顕著となってき
ている。
しかるに、この波形を整形するには出力のインピーダン
スと線路のインピーダンスの整合をとることにより解決
できることは一般に知られているが、従来は基板上に抵
抗、コンデンサ等の受動素子を付加して整合をとらなけ
ればならなかった。
スと線路のインピーダンスの整合をとることにより解決
できることは一般に知られているが、従来は基板上に抵
抗、コンデンサ等の受動素子を付加して整合をとらなけ
ればならなかった。
また、同一基板上て同一機能の集積回路を使用したにも
かかわらず集積回路の性能向上によりかかる波形のみだ
れが生してしまうという問題も発生している。
かかわらず集積回路の性能向上によりかかる波形のみだ
れが生してしまうという問題も発生している。
本発明の目的は、実際に使用する外部回路に整合する集
積回路を提供することにある。
積回路を提供することにある。
本発明の集積回路は、バッファ回路と前記バッファを介
して信号を外部へ出力する端子を有する半導体集積回路
において、前記バッファと前記出力端子の間に直列接続
されたフォトマスクデータにより抵抗値が変更可能な抵
抗を設けたことを特徴とする。
して信号を外部へ出力する端子を有する半導体集積回路
において、前記バッファと前記出力端子の間に直列接続
されたフォトマスクデータにより抵抗値が変更可能な抵
抗を設けたことを特徴とする。
第１図に本発明の詳細な説明する為の回路図を示す。同
図に示すように本発明の集積回路は、バッファ１０．抵
抗２１〜２４．出力端子３０から成り、抵抗２］から２
４まては直列に接続され、各抵抗間にバッファ］０から
配線することができるようになっている。更に、抵抗２
４の一方の端は出力端子３０に接続されている。
図に示すように本発明の集積回路は、バッファ１０．抵
抗２１〜２４．出力端子３０から成り、抵抗２］から２
４まては直列に接続され、各抵抗間にバッファ］０から
配線することができるようになっている。更に、抵抗２
４の一方の端は出力端子３０に接続されている。
配線は集積回路の配線工程用のマスクのみを変更するこ
とでバッファ１０と任意の抵抗端を配線することが可能
となり、出力インピータンスを変えることができる。
とでバッファ１０と任意の抵抗端を配線することが可能
となり、出力インピータンスを変えることができる。
従って、外部回路の要求に合わせてインピーダンスを容
易に変更可能である。
易に変更可能である。
第２図は第１図のレイアラ１〜を模式化した図で番号は
第１図に対応している。出力パッド３１は出力端子ヘボ
ンディングする為の出力パッドで゛ある。斜線の部分が
拡散層による抵抗、他のわく内はアルミ、小さい四角の
部分はアルミと拡散層の接合部分とする。ここで破線の
部分にアルミ配線を形成すると抵抗２３と２４が直列に
接続される。
第１図に対応している。出力パッド３１は出力端子ヘボ
ンディングする為の出力パッドで゛ある。斜線の部分が
拡散層による抵抗、他のわく内はアルミ、小さい四角の
部分はアルミと拡散層の接合部分とする。ここで破線の
部分にアルミ配線を形成すると抵抗２３と２４が直列に
接続される。
第３図は本発明の第２の実施例を説明する為のマスクレ
イアウトの模式図である。抵抗２０はバッドの直前に入
っているがその抵抗値は斜線の拡散層の幅を変えること
で変化させることができるようになっている。
イアウトの模式図である。抵抗２０はバッドの直前に入
っているがその抵抗値は斜線の拡散層の幅を変えること
で変化させることができるようになっている。
以上説明したレイアウトで構成した抵抗は、以下に説明
するようなバッファと接続可能である。
するようなバッファと接続可能である。
まず、バッファをＮチャンネルトランジスタとｐチャン
ネルトランジスタから構成し、ＮチャンネルＩ・ランジ
スタのドレインとＰチャンネルトランジスタのトレイン
か接合された接合点と出力端子の間に直列抵抗を有し、
この抵抗値をフォトマスクデータにより変更することが
可能となる。
ネルトランジスタから構成し、ＮチャンネルＩ・ランジ
スタのドレインとＰチャンネルトランジスタのトレイン
か接合された接合点と出力端子の間に直列抵抗を有し、
この抵抗値をフォトマスクデータにより変更することが
可能となる。
又、バッファをＮチャンネル１〜ランジスタとＰチャン
ネルトランジスタから構成し、Ｎチャンネルトランジス
タのトレインと出力端子の間に第一の直列抵抗を設け、
これと別にＮチャンネルトランジスタのドレインと出力
端子の間に第２の直列抵抗を有し、各々の抵抗値をフォ
トマスデータにより変更することが可能となる。
ネルトランジスタから構成し、Ｎチャンネルトランジス
タのトレインと出力端子の間に第一の直列抵抗を設け、
これと別にＮチャンネルトランジスタのドレインと出力
端子の間に第２の直列抵抗を有し、各々の抵抗値をフォ
トマスデータにより変更することが可能となる。
更に、バッファをＮチャンネルトランジスタとＰチャン
ネルトランジスタから構成し、Ｎチャンネルトランジス
タのドレインとＰチャンネルトランジスタのトレインと
の間に第一の抵抗及び第二の抵抗をそれぞれ直列に接続
されて、第一と第２の抵抗の接続部から第三の抵抗が出
力端子との間に接続され各々の抵抗値はマスクにより変
更することが可能となる。
ネルトランジスタから構成し、Ｎチャンネルトランジス
タのドレインとＰチャンネルトランジスタのトレインと
の間に第一の抵抗及び第二の抵抗をそれぞれ直列に接続
されて、第一と第２の抵抗の接続部から第三の抵抗が出
力端子との間に接続され各々の抵抗値はマスクにより変
更することが可能となる。
以上説明したように、本発明では、集積回路のスピード
向上に伴い外部回路によって生じる反射に対してインピ
ーダンス調整を行えるようにチップ内に抵抗を内蔵しし
かもマスク切替でその値を選べることで実際に使用する
外部回路に整合する集積回路を供給することがてきる効
果がある。
向上に伴い外部回路によって生じる反射に対してインピ
ーダンス調整を行えるようにチップ内に抵抗を内蔵しし
かもマスク切替でその値を選べることで実際に使用する
外部回路に整合する集積回路を供給することがてきる効
果がある。
第１図は本発明の第１の実施例を説明する為の回路図、
第２図は第１図に示す抵抗部のレイアウト模式図、第３
図は本発明の第２の実施例を説明するためのレイアウト
模式図、第４図は従来例での反射による影響を受けた信
号波形を示す波形図である。 １０・・・バッファ、２０，２１，２２，２３．２４・
・・直列抵抗、３０・・・出力端子、３］・・・出力パ
ッド。
第２図は第１図に示す抵抗部のレイアウト模式図、第３
図は本発明の第２の実施例を説明するためのレイアウト
模式図、第４図は従来例での反射による影響を受けた信
号波形を示す波形図である。 １０・・・バッファ、２０，２１，２２，２３．２４・
・・直列抵抗、３０・・・出力端子、３］・・・出力パ
ッド。
Claims (1)
- 【特許請求の範囲】 １、バッファ回路と、前記バッファを介して信号を外部
へ出力する端子を有する半導体集積回路において、前記
バッファと前記出力端子の間に直列接続されたフォトマ
スクデータにより抵抗値が変更可能な抵抗を設けたこと
を特徴とする集積回路。 ２、前記バッファ回路が絶縁形電界効果トランジスタで
構成されたことを特徴とする請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20992990A JPH0493062A (ja) | 1990-08-08 | 1990-08-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20992990A JPH0493062A (ja) | 1990-08-08 | 1990-08-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493062A true JPH0493062A (ja) | 1992-03-25 |
Family
ID=16580997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20992990A Pending JPH0493062A (ja) | 1990-08-08 | 1990-08-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493062A (ja) |
-
1990
- 1990-08-08 JP JP20992990A patent/JPH0493062A/ja active Pending
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