JPH0493063A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0493063A JPH0493063A JP2211108A JP21110890A JPH0493063A JP H0493063 A JPH0493063 A JP H0493063A JP 2211108 A JP2211108 A JP 2211108A JP 21110890 A JP21110890 A JP 21110890A JP H0493063 A JPH0493063 A JP H0493063A
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- Japan
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- ion implantation
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- gate electrode
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬ Ｄ Ｄ ｍ造を有するＣＭＯＳ半導体装置
の製造方法に関する。
の製造方法に関する。
従来のＩＬ、 Ｄ Ｄ ｔｅｌ造を有するＣＭＯＳ半導
体装置においては、第３図（ａ）〜（ｄ）に示す工程順
の縦断面図のような製造方法により形成されていた。
体装置においては、第３図（ａ）〜（ｄ）に示す工程順
の縦断面図のような製造方法により形成されていた。
まず、Ｎ型シリコン基板１上にＰウェル２を形成し、フ
ィールド酸化膜３を形成して素子分離領域を形成する。
ィールド酸化膜３を形成して素子分離領域を形成する。
次に所定形状のケート酸化膜４゜ゲート電極５を形成し
た後、Ｐチャンネル側をフォトレジスト膜によりマスク
し、Ｎ型不純物を低ドーズ量でイオン注入してＮ−イオ
ン注入領域６Ｃを形成する。フォトレジスト膜を剥離し
た後、今度はＮチャンネル側をフォトレジスト膜により
マスクし、Ｎ型不純物を低ドーズ量てイオン注入してＰ
−イオン注入領域１０ｃを形成する〔第３図（ａ）〕。
た後、Ｐチャンネル側をフォトレジスト膜によりマスク
し、Ｎ型不純物を低ドーズ量でイオン注入してＮ−イオ
ン注入領域６Ｃを形成する。フォトレジスト膜を剥離し
た後、今度はＮチャンネル側をフォトレジスト膜により
マスクし、Ｎ型不純物を低ドーズ量てイオン注入してＰ
−イオン注入領域１０ｃを形成する〔第３図（ａ）〕。
次に、フォトレジスト膜を剥離した後、Ｎ型シリコン基
板１全面に化学気相成長法（ＣＶＤ）により、２００ｎ
ｍ程度のシリコン酸化膜１５を形成する〔第３図（ｂ）
〕。
板１全面に化学気相成長法（ＣＶＤ）により、２００ｎ
ｍ程度のシリコン酸化膜１５を形成する〔第３図（ｂ）
〕。
続いて、シリコン酸化膜］５を異方性エツチング゛によ
りエツチング除去し、ケート電極５の側面にのみシリコ
ン酸化膜１５からなる側壁膜１６を形成する。次に、Ｐ
チャンネル側をフォトレジスト膜によりマスクし、Ｎ型
不純物を高ドーズ量でイオン注入してＮ＋イオン注入領
域９ｃを形成する。フォトレジスト膜を剥離した後、同
様にしてＮチャンネル側をフォトレジスト膜によりマス
クし、Ｐ型不純物を高ドーズ量でイオン注入してＰ′イ
オン注入領域１３ｃを形成する〔第３図（ｃ）〕。
りエツチング除去し、ケート電極５の側面にのみシリコ
ン酸化膜１５からなる側壁膜１６を形成する。次に、Ｐ
チャンネル側をフォトレジスト膜によりマスクし、Ｎ型
不純物を高ドーズ量でイオン注入してＮ＋イオン注入領
域９ｃを形成する。フォトレジスト膜を剥離した後、同
様にしてＮチャンネル側をフォトレジスト膜によりマス
クし、Ｐ型不純物を高ドーズ量でイオン注入してＰ′イ
オン注入領域１３ｃを形成する〔第３図（ｃ）〕。
引き続いて、熱処理を行ない、イオン注入領域６ｃ、９
ｃ、１．Ｏｃ、１３ｃを活性化することにより、ゲート
電極５の側面近傍領域にＮ−型ソース・トレイン領域６
ｃｃおよびＰ−型ソース・ドレイン領域１０ｃｃを、ま
たこれらに隣接する領域に、Ｎ＋型ソース・ドレイン領
域９ｃｃおよびＰ＋型ソース・トレイン領域１３ｃｃを
形成する〔第３図（ｄ）〕。
ｃ、１．Ｏｃ、１３ｃを活性化することにより、ゲート
電極５の側面近傍領域にＮ−型ソース・トレイン領域６
ｃｃおよびＰ−型ソース・ドレイン領域１０ｃｃを、ま
たこれらに隣接する領域に、Ｎ＋型ソース・ドレイン領
域９ｃｃおよびＰ＋型ソース・トレイン領域１３ｃｃを
形成する〔第３図（ｄ）〕。
上述した従来のＬＤＤ構造を有するｃ＋ｖｒｏｓ半導体
装置の製造方法は、Ｎ＋型ソース・ドレイン領域を形成
するために用いられる砒素とＰ＋型ソース・ドレイン領
域を形成するために用いられるボロンとの拡散係数が異
るため、チャンネル方向へのＮ＋型、およびＰ＋型ソー
ス・トレイン領域の拡散層の伸びか同じではなく、Ｐ”
型ソース・トレイン領域の拡散層の伸びか大きくなる。
装置の製造方法は、Ｎ＋型ソース・ドレイン領域を形成
するために用いられる砒素とＰ＋型ソース・ドレイン領
域を形成するために用いられるボロンとの拡散係数が異
るため、チャンネル方向へのＮ＋型、およびＰ＋型ソー
ス・トレイン領域の拡散層の伸びか同じではなく、Ｐ”
型ソース・トレイン領域の拡散層の伸びか大きくなる。
このため、ＰチャンネルＭＯ３）ランジスタの方が、シ
ョートチャンネル効果が起りやずくなる。この現象を防
ぐため、ゲート電極側面の側壁膜の膜厚を厚くすると、
ＰチャンネルＭＯ３）ランジスタのショートチャンネル
効果は防ぐことができるが、ＮチャンネルＭＯＳトラン
ジスタではＮ＋型ソース・トレイン領域の横方向への伸
びが小さなため、Ｎ＋型ソース・ドレイン領域とゲート
電極とがオフセット構造となり、ＮチャンネルＭＯＳト
ランジスタの電流駆動能力が低下するという問題が生ず
る。
ョートチャンネル効果が起りやずくなる。この現象を防
ぐため、ゲート電極側面の側壁膜の膜厚を厚くすると、
ＰチャンネルＭＯ３）ランジスタのショートチャンネル
効果は防ぐことができるが、ＮチャンネルＭＯＳトラン
ジスタではＮ＋型ソース・トレイン領域の横方向への伸
びが小さなため、Ｎ＋型ソース・ドレイン領域とゲート
電極とがオフセット構造となり、ＮチャンネルＭＯＳト
ランジスタの電流駆動能力が低下するという問題が生ず
る。
本発明の半導体装置の製造方法は、Ｌ Ｄ Ｄ構造を有
するＣＭＯ８半導体装置の製造方法において、Ｎチャン
ネルＭＯＳトランジスタのゲート電極の側壁に形成した
側壁膜の横方向の膜厚とＰチャンネルＭ ＯＳ ＋−ラ
ンジスタのグー１〜電極の側壁に形成した側壁膜の横方
向の膜厚とを変えてＮ型とＰ型との拡散層形成のための
イオン注入を行なう工程を有している。
するＣＭＯ８半導体装置の製造方法において、Ｎチャン
ネルＭＯＳトランジスタのゲート電極の側壁に形成した
側壁膜の横方向の膜厚とＰチャンネルＭ ＯＳ ＋−ラ
ンジスタのグー１〜電極の側壁に形成した側壁膜の横方
向の膜厚とを変えてＮ型とＰ型との拡散層形成のための
イオン注入を行なう工程を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の第１の実施例を説明
するための工程順の縦断面図である。
するための工程順の縦断面図である。
ます、Ｎ型シリコン基板１上にＰウェル２を形成し、フ
ィールド酸化膜３を形成して素子分離領域を形成する。
ィールド酸化膜３を形成して素子分離領域を形成する。
次に所定形状のゲート酸化膜４゜ケート電極５を形成し
た後、Ｐチャンネル側をフォトレジスト膜によりマスク
し、Ｎ型不純物を低ドーズ量でイオン注入してＮ−イオ
ン注入領域６ａを形成する。フォトレジスト膜を剥離し
た後、Ｎ型シリコン基板１全面に化学気相成長法（ＣＶ
ｌ） ）により、１１００ｎ程度のシリコン酸化膜７を
形成する〔第１図（ａ）〕。
た後、Ｐチャンネル側をフォトレジスト膜によりマスク
し、Ｎ型不純物を低ドーズ量でイオン注入してＮ−イオ
ン注入領域６ａを形成する。フォトレジスト膜を剥離し
た後、Ｎ型シリコン基板１全面に化学気相成長法（ＣＶ
ｌ） ）により、１１００ｎ程度のシリコン酸化膜７を
形成する〔第１図（ａ）〕。
次に、このシリコン酸化膜７を異方性エツチングにより
エツチング除去し、ゲート電極５の側面のみにシリコン
酸化膜７からなる側壁膜８を形成する。次に、Ｐチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を高ドーズ量でイオン注入してＮ＋イオン注入領域９ａ
を形成する。
エツチング除去し、ゲート電極５の側面のみにシリコン
酸化膜７からなる側壁膜８を形成する。次に、Ｐチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を高ドーズ量でイオン注入してＮ＋イオン注入領域９ａ
を形成する。
フォトレジスト膜を剥離した後、今度はＮチャンネル側
をフォトレジスト膜によりマスクし、Ｐ型不純物を低ド
ーズ量でイオン注入してＰ−イオン注入領域１０ａを形
成する〔第１図（ｂ））。
をフォトレジスト膜によりマスクし、Ｐ型不純物を低ド
ーズ量でイオン注入してＰ−イオン注入領域１０ａを形
成する〔第１図（ｂ））。
その後、フォトレジスト膜を剥離し、Ｎ型シリコン基板
１全面に、再びＣＶＤ法による１１００ｎ程度のシリコ
ン酸化膜１１を形成する〔第１図（Ｃ）〕。
１全面に、再びＣＶＤ法による１１００ｎ程度のシリコ
ン酸化膜１１を形成する〔第１図（Ｃ）〕。
続いて、このシリコン酸化膜１１を異方性エツチングに
よりエツチング除去し、ゲート電極５の側面のみにシリ
コン酸化膜１１からなる側壁膜１２を形成する。次に、
Ｎチャンネル側をフォトレジスト膜によりマスクし、Ｐ
型不純物を高ドーズ量でイオン注入してＰ＋イオン注入
領域１３ａを形成する〔第１図（ｄ）〕。
よりエツチング除去し、ゲート電極５の側面のみにシリ
コン酸化膜１１からなる側壁膜１２を形成する。次に、
Ｎチャンネル側をフォトレジスト膜によりマスクし、Ｐ
型不純物を高ドーズ量でイオン注入してＰ＋イオン注入
領域１３ａを形成する〔第１図（ｄ）〕。
引き続いて、熱処理を行ない、イオン注入領域６ａ、９
ａ、１０ａ、１．３ａを活性化する。その後、種々の熱
処理を経て、ゲート電極５の側面近傍領域にＮ−型ソー
ス・ドレイン領域６ａａおよびＰ−型ソース・トレイン
領域１０ａａが、またこれらに隣接する領域にＮ４型ソ
ース・トレイン領域９ａａおよびＰ＋型ソース・ドレイ
ン領域１３ａａが形成される〔第１図（ｅ）〕。
ａ、１０ａ、１．３ａを活性化する。その後、種々の熱
処理を経て、ゲート電極５の側面近傍領域にＮ−型ソー
ス・ドレイン領域６ａａおよびＰ−型ソース・トレイン
領域１０ａａが、またこれらに隣接する領域にＮ４型ソ
ース・トレイン領域９ａａおよびＰ＋型ソース・ドレイ
ン領域１３ａａが形成される〔第１図（ｅ）〕。
このとき、Ｎ＋型Ｎ４型ソースイン領域９ａａ並ひにＰ
＋型ソース・ドレイン領域１３ａａ、およびＮ−型ソー
ス・トレイン領域６ａａ並ひにＰ−型ソース・ドレイン
領域１０ａａのチャンネル横方向への拡散層の伸びは、
それぞれ同程度となっている。これは、Ｎ型、およびＰ
型不純物の拡散係数の違いによるチャンネルへ向う横方
向への拡散層の伸びを計算し、側壁膜の厚さを変えてＮ
型とＰ型との不純物イオン注入を行なうことがら可能と
なる。
＋型ソース・ドレイン領域１３ａａ、およびＮ−型ソー
ス・トレイン領域６ａａ並ひにＰ−型ソース・ドレイン
領域１０ａａのチャンネル横方向への拡散層の伸びは、
それぞれ同程度となっている。これは、Ｎ型、およびＰ
型不純物の拡散係数の違いによるチャンネルへ向う横方
向への拡散層の伸びを計算し、側壁膜の厚さを変えてＮ
型とＰ型との不純物イオン注入を行なうことがら可能と
なる。
第２図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための工程順の縦断面図である。
するための工程順の縦断面図である。
まず、Ｎ型シリコン基板１上にＰウェル２を形成し、フ
ィールド酸化膜３を形成して素子分離領域を形成する。
ィールド酸化膜３を形成して素子分離領域を形成する。
次に所定形状のゲート酸化膜４゜ゲート電極５を形成し
た後、Ｎ型シリコン基板］全面に２００ｎｍ程度のシリ
コン酸化膜１４をＣＶＤ法により形成する。次に、Ｎチ
ャンネル側をフォトレジスト膜によりマスクし、Ｐ型不
純物を高ドーズ量でイオン注入してＰ＋イオン注入領域
１３ｂを形成する〔第２図（ａ）：］。
た後、Ｎ型シリコン基板］全面に２００ｎｍ程度のシリ
コン酸化膜１４をＣＶＤ法により形成する。次に、Ｎチ
ャンネル側をフォトレジスト膜によりマスクし、Ｐ型不
純物を高ドーズ量でイオン注入してＰ＋イオン注入領域
１３ｂを形成する〔第２図（ａ）：］。
次に、フォトレジスト膜を剥離し、シリコン酸化膜１４
の膜厚が１１００ｎ程度になるまで、異方性エツチング
によりエツチング除去する。その後、Ｎチャンネル側を
フォトレジスト膜によりマスクし、Ｐ型不純物を低ドー
ス量でイオン注入してＰ−イオン注入領域１０ｂを形成
する。フォトレジスト膜を剥離した後、今度はＰチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を高ドーズ量でイオン注入してＮ＋イオン注入領域９ｂ
を形成する〔第２図（ｂ）〕。
の膜厚が１１００ｎ程度になるまで、異方性エツチング
によりエツチング除去する。その後、Ｎチャンネル側を
フォトレジスト膜によりマスクし、Ｐ型不純物を低ドー
ス量でイオン注入してＰ−イオン注入領域１０ｂを形成
する。フォトレジスト膜を剥離した後、今度はＰチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を高ドーズ量でイオン注入してＮ＋イオン注入領域９ｂ
を形成する〔第２図（ｂ）〕。
続いて、フォトレジスト膜を剥離し、ウェブ１〜エツチ
ングによりシリコン酸化Ｍ１４を除去した後、Ｐチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を低ドーズ量でイオン注入してＮ−イオン注入領域６ｂ
を形成する〔第２図（ｃ）〕。
ングによりシリコン酸化Ｍ１４を除去した後、Ｐチャン
ネル側をフォトレジスト膜によりマスクし、Ｎ型不純物
を低ドーズ量でイオン注入してＮ−イオン注入領域６ｂ
を形成する〔第２図（ｃ）〕。
引き続いて、熱処理を行ない、イオン注入領域６ ｂ
、 ９ ｂ 、 １０ ｂ 、 １．３１）を活性
化する。その後、種々の熱処理を経て、グー１〜電極５
の側面近傍領域にＮ−型ソース・トレイン領域６ｂｂお
よびＰ−型ソース・ドレイン領域１０ｂｂが、またこれ
らに隣接する領域にＮ＋型ソース・ドレイン領域９ｂｂ
およびＰ＋型ソース・ドレイン領域１、３ ｂ ｂが形
成される〔第２図（ｄ）〕。この段階で第］の実施例と
同じ形状になる。
、 ９ ｂ 、 １０ ｂ 、 １．３１）を活性
化する。その後、種々の熱処理を経て、グー１〜電極５
の側面近傍領域にＮ−型ソース・トレイン領域６ｂｂお
よびＰ−型ソース・ドレイン領域１０ｂｂが、またこれ
らに隣接する領域にＮ＋型ソース・ドレイン領域９ｂｂ
およびＰ＋型ソース・ドレイン領域１、３ ｂ ｂが形
成される〔第２図（ｄ）〕。この段階で第］の実施例と
同じ形状になる。
本実施例では、シリコン基板１の表面が直接異方性エツ
チングによるプラズマに晒されないため、結晶欠陥等は
生しにくくなる。
チングによるプラズマに晒されないため、結晶欠陥等は
生しにくくなる。
以上説明したように本発明は、ゲート電極側面の側壁膜
の膜厚を変えて、Ｎ型、Ｐ型それぞれの拡散層形成のた
めのイオン注入を行なうことにより、ＮチャンネルＭｏ
ｓトランジスタの電流駆動能力を損なうことなくＰチャ
ンネル横方向）ランジスタのショートチャンネル効果を
抑制し、微細なＣＭＯ８半導体装置を形成することがで
きる。
の膜厚を変えて、Ｎ型、Ｐ型それぞれの拡散層形成のた
めのイオン注入を行なうことにより、ＮチャンネルＭｏ
ｓトランジスタの電流駆動能力を損なうことなくＰチャ
ンネル横方向）ランジスタのショートチャンネル効果を
抑制し、微細なＣＭＯ８半導体装置を形成することがで
きる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順の縦断面図、第２図（ａ）〜（ｄ）は本
発明は第２の実施例を説明するための工程順の縦断面図
、第３図（ａ）〜（ｄ）は従来のＬＤＤ構造を有するＣ
ＭＯＳ半導体装置の製造方法を説明するための工程順の
縦断面図である。 １・・・Ｎ型シリコン基板、 ２・・・Ｐウェル、 ３・・・フィールド酸化膜、 ４・・・ゲート酸化膜、 ５・・・ケート電極、 ６ａ、６ｂ、６ｃ・・・Ｎ−型イオン注入領域、６ａａ
、６ｂｂ、６ｃｃ−−・Ｎ−型ソース・トレイン領域、 ７．１１，１４．１５・・・シリコン酸化膜、８．１．
２．１６・・・側壁膜、 ９ａ、９ｂ、９ｃ・・・Ｎ４型イオン注入領域、９ａａ
、９ｂｂ、９ｃｃ−−−Ｎ＋型ソース・トレイン領域、 １０ａ、１０ｂ、１０ｃ・−Ｐ−型イオン注入領域、 ］、Ｏａａ １０ｂｂ １０ｃｃ＝−Ｐ−型ソース
・トレイン領域、 １３ａ、１３１〕、］、３３ｃｍＰ＋型イオン注入領域 １３ａａ、１３ｂｂ、１３ｃｃ・ｌ”型ソース・トレイ
ン領域。
るための工程順の縦断面図、第２図（ａ）〜（ｄ）は本
発明は第２の実施例を説明するための工程順の縦断面図
、第３図（ａ）〜（ｄ）は従来のＬＤＤ構造を有するＣ
ＭＯＳ半導体装置の製造方法を説明するための工程順の
縦断面図である。 １・・・Ｎ型シリコン基板、 ２・・・Ｐウェル、 ３・・・フィールド酸化膜、 ４・・・ゲート酸化膜、 ５・・・ケート電極、 ６ａ、６ｂ、６ｃ・・・Ｎ−型イオン注入領域、６ａａ
、６ｂｂ、６ｃｃ−−・Ｎ−型ソース・トレイン領域、 ７．１１，１４．１５・・・シリコン酸化膜、８．１．
２．１６・・・側壁膜、 ９ａ、９ｂ、９ｃ・・・Ｎ４型イオン注入領域、９ａａ
、９ｂｂ、９ｃｃ−−−Ｎ＋型ソース・トレイン領域、 １０ａ、１０ｂ、１０ｃ・−Ｐ−型イオン注入領域、 ］、Ｏａａ １０ｂｂ １０ｃｃ＝−Ｐ−型ソース
・トレイン領域、 １３ａ、１３１〕、］、３３ｃｍＰ＋型イオン注入領域 １３ａａ、１３ｂｂ、１３ｃｃ・ｌ”型ソース・トレイ
ン領域。
Claims (1)
- ＣＭＯＳ半導体装置の製造方法において、Ｎチャンネ
ルＭＯＳトランジスタのゲート電極の側壁に形成した側
壁膜の横方向の膜厚とＰチャンネルＭＯＳトランジスタ
のゲート電極の側壁に形成した側壁膜の横方向の膜厚と
を変えてＮ型とＰ型との拡散層形成のためのイオン注入
を行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211108A JPH0493063A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211108A JPH0493063A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493063A true JPH0493063A (ja) | 1992-03-25 |
Family
ID=16600546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211108A Pending JPH0493063A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356784B1 (ko) * | 1994-12-14 | 2003-03-04 | 주식회사 하이닉스반도체 | 미세선폭의상보형트랜지스터(cmosfet)제조방법 |
| JP2009302575A (ja) * | 2001-03-01 | 2009-12-24 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
-
1990
- 1990-08-09 JP JP2211108A patent/JPH0493063A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356784B1 (ko) * | 1994-12-14 | 2003-03-04 | 주식회사 하이닉스반도체 | 미세선폭의상보형트랜지스터(cmosfet)제조방법 |
| JP2009302575A (ja) * | 2001-03-01 | 2009-12-24 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| JP2010004069A (ja) * | 2001-03-01 | 2010-01-07 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 |
| US8288219B2 (en) | 2001-03-01 | 2012-10-16 | Hynix Semiconductor, Inc. | Method of forming a non-volatile memory cell using off-set spacers |
| US8946003B2 (en) | 2001-03-01 | 2015-02-03 | SK Hynix Inc. | Method of forming transistors with ultra-short gate feature |
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