JPH0493780A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0493780A JPH0493780A JP2211216A JP21121690A JPH0493780A JP H0493780 A JPH0493780 A JP H0493780A JP 2211216 A JP2211216 A JP 2211216A JP 21121690 A JP21121690 A JP 21121690A JP H0493780 A JPH0493780 A JP H0493780A
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- JP
- Japan
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- signal
- output
- terminal
- input
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 abstract description 26
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
近年、半導体集積回路の高集積化、製造技術の進歩は目
ざましく、ＬＳＩは大規模になる一方である。高集積化
にともないメガマクロと呼ばれる機能単位の集積回路群
を１チツプ上に集積することにより、システムオンチッ
プを実現することが可能となる。しかし、その一方で高
集積化に伴い１チップ当りのビン数が増大し、パッケー
ジの肥大化、ビンピッチの縮小によるリフロー半田付け
の困難化が生じることが懸念されている。才な製造され
たＬＳＩの機能テストが複雑になり、テスト時間が長く
な・って、１チップ当りのコストが上昇してし跋うとい
う問題点が生じている。
ざましく、ＬＳＩは大規模になる一方である。高集積化
にともないメガマクロと呼ばれる機能単位の集積回路群
を１チツプ上に集積することにより、システムオンチッ
プを実現することが可能となる。しかし、その一方で高
集積化に伴い１チップ当りのビン数が増大し、パッケー
ジの肥大化、ビンピッチの縮小によるリフロー半田付け
の困難化が生じることが懸念されている。才な製造され
たＬＳＩの機能テストが複雑になり、テスト時間が長く
な・って、１チップ当りのコストが上昇してし跋うとい
う問題点が生じている。
以下、従来の半導体集積回路について、第３図を用いて
説明する。
説明する。
第３図において、半導体集積回路は、入力信号端子６４
．６５と、これらに接続されチップセレクト信号端子６
６．６７がらの入力信号により、それぞれ選択されイネ
ーブル状態となるメガマクロ１４．１５と、メガマクロ
１４．１５の出力側に接続されている信号線１０８，１
０９の一方を選択して、出力信号端子６９と電気的に接
続するマルチプレクサ１６と、マルチプレクサ１６を制
御するための信号を入力する切替信号入力端子６８を有
する。なお、ここでメガマクロ１４゜１５は同一の回路
を有するメガマクロである。
．６５と、これらに接続されチップセレクト信号端子６
６．６７がらの入力信号により、それぞれ選択されイネ
ーブル状態となるメガマクロ１４．１５と、メガマクロ
１４．１５の出力側に接続されている信号線１０８，１
０９の一方を選択して、出力信号端子６９と電気的に接
続するマルチプレクサ１６と、マルチプレクサ１６を制
御するための信号を入力する切替信号入力端子６８を有
する。なお、ここでメガマクロ１４゜１５は同一の回路
を有するメガマクロである。
メガマクロ１４の動作時においては、チップセレクト信
号端子６６の入力信号がアクティブ状態となり、メガマ
クロ１４が選択される。通常、チップセレクト信号端子
６６の入力信号がアクティブの場合、チップセレクト信
号端子３７の入力信号はアンアクティブであり、メガマ
クロ１５はマスクされ動作しない。選択されたメガマク
ロ１４は、入力信号端子６４の入力信号に従い出力信号
を信号線１０６に出力する。チップセレクト信号端子６
６の入力信号がアクティブのときは、マルチプレクサ１
６の内部回路は、信号線１０６と出力信号端子６９とを
電気的に接続してメガマクロ１４の出力信号を外部に出
力する。
号端子６６の入力信号がアクティブ状態となり、メガマ
クロ１４が選択される。通常、チップセレクト信号端子
６６の入力信号がアクティブの場合、チップセレクト信
号端子３７の入力信号はアンアクティブであり、メガマ
クロ１５はマスクされ動作しない。選択されたメガマク
ロ１４は、入力信号端子６４の入力信号に従い出力信号
を信号線１０６に出力する。チップセレクト信号端子６
６の入力信号がアクティブのときは、マルチプレクサ１
６の内部回路は、信号線１０６と出力信号端子６９とを
電気的に接続してメガマクロ１４の出力信号を外部に出
力する。
また、メガマクロ１５が動作をする場合には、チップセ
レクト信号端子６７の入力信号がアクティブに、チップ
セレクト信号端子６６の入力信号がアンアクティブにな
る。メガマクロ１５は入力信号端子６５の入力信号に従
い、出力信号を信号線１０７に出力する。信号線１０７
と半導体集積回路の出力信号端子６９とを電気的に接続
するように、切替信号入力端子６８からの切替信号によ
り、マルチプレクサ１６の内部回路の切替えが行われる
。
レクト信号端子６７の入力信号がアクティブに、チップ
セレクト信号端子６６の入力信号がアンアクティブにな
る。メガマクロ１５は入力信号端子６５の入力信号に従
い、出力信号を信号線１０７に出力する。信号線１０７
と半導体集積回路の出力信号端子６９とを電気的に接続
するように、切替信号入力端子６８からの切替信号によ
り、マルチプレクサ１６の内部回路の切替えが行われる
。
ＬＳＩのテスト時には、チップセレクト信号端子６７の
入力信号のみをアクティブ状態にし、チ。
入力信号のみをアクティブ状態にし、チ。
ツブセレクト信号端子６６の入力信号をアンアクティブ
にして、メガマクロ１４をマスクし、メガマクロ１５の
テストを行う。次にメガマクロ１４のテスト時は、チッ
プセレクト信号端子６６の入力信号のみをアクティブに
して、メガマクロ１５をマスクし、メガマクロ１４のテ
ストを行う。このように、各マクロは、分離して個別に
テストが実施される。
にして、メガマクロ１４をマスクし、メガマクロ１５の
テストを行う。次にメガマクロ１４のテスト時は、チッ
プセレクト信号端子６６の入力信号のみをアクティブに
して、メガマクロ１５をマスクし、メガマクロ１４のテ
ストを行う。このように、各マクロは、分離して個別に
テストが実施される。
上述した従来の半導体集積回路では、内部に同じメガマ
クロをＮ（正整数）個持つ場合、そのメガマクロに対し
ＬＳＩのテストをＮ回おこなう必要があるという欠点が
ある。また、そのメガマクロの信号線は、基本的には半
導体集積回路の信号端子に接続されるため、ビン数が冗
長に多くなるという欠点がある。
クロをＮ（正整数）個持つ場合、そのメガマクロに対し
ＬＳＩのテストをＮ回おこなう必要があるという欠点が
ある。また、そのメガマクロの信号線は、基本的には半
導体集積回路の信号端子に接続されるため、ビン数が冗
長に多くなるという欠点がある。
本発明の半導体集積回路は、共通の入力信号端子を有し
、且つ、それぞれ個別にチップセレクト信号端子を有す
る、同一の回路構成より成る複数のメガマクロ群と、前
記メガマクロ群の同機能の出力信号を相互比較する比較
回路と、前記メガマクロ群の出力信号の切替えを行う第
１の切替回路と、前記比較回路の出力端子と前記第１の
切替回路の出力信号とを入力し、切譬作用を介して、何
れか一方の信号を所定の出力信号として出力する第２の
切替回路と、を備えて構成される。
、且つ、それぞれ個別にチップセレクト信号端子を有す
る、同一の回路構成より成る複数のメガマクロ群と、前
記メガマクロ群の同機能の出力信号を相互比較する比較
回路と、前記メガマクロ群の出力信号の切替えを行う第
１の切替回路と、前記比較回路の出力端子と前記第１の
切替回路の出力信号とを入力し、切譬作用を介して、何
れか一方の信号を所定の出力信号として出力する第２の
切替回路と、を備えて構成される。
次に、本発明について図面を参照して説明を行う。
第１図は本発明の第１の実施例を示すブロック図である
６ 半導体集積回路は、共通の入力信号端子５１を有し、そ
れぞれチップセレクト信号端子５２５３の入力信号によ
り選択されるメガマクロ１゜２と、メガマクロ１，２の
それぞれの出力側とマルチプレクサ３およびＥＸＯＲ回
路４を接続する信号線１０１，１０２と、切替信号入力
端子５５から入力される切替信号により内部回路の切り
替えが行われるマルチプレクサ３と、メガマクロ１．２
の出力信号を比較するためのＥＸＯＲ回路４と、テスト
モード信号端子５４の入力信号に従い、マルチプレクサ
３の出力信号あるいはＥＸＯＲ回路４の出力信号を選択
して、出力信号端子５６と電気的に接続するための制御
回路群であるトランスファーゲート５，６およびインバ
ータ７を有する。ただしメガマクロ１，２は同一の回路
構成をなしている。
６ 半導体集積回路は、共通の入力信号端子５１を有し、そ
れぞれチップセレクト信号端子５２５３の入力信号によ
り選択されるメガマクロ１゜２と、メガマクロ１，２の
それぞれの出力側とマルチプレクサ３およびＥＸＯＲ回
路４を接続する信号線１０１，１０２と、切替信号入力
端子５５から入力される切替信号により内部回路の切り
替えが行われるマルチプレクサ３と、メガマクロ１．２
の出力信号を比較するためのＥＸＯＲ回路４と、テスト
モード信号端子５４の入力信号に従い、マルチプレクサ
３の出力信号あるいはＥＸＯＲ回路４の出力信号を選択
して、出力信号端子５６と電気的に接続するための制御
回路群であるトランスファーゲート５，６およびインバ
ータ７を有する。ただしメガマクロ１，２は同一の回路
構成をなしている。
通常動作時には、テストモード信号端子５４からの入力
信号は“Ｌ′”レベルである。メガマクロ１の動作時に
は、チップセレクト信号端子５２からの入力はアクティ
ブとなり、メガマクロ１は入力信号端子５１の入力信号
に従い、出力信号を信号線１０１に出力する。チップセ
レクト信号端子５３の入力信号は、アンアクティブ状態
なのでメガマクロ２は動作しない。つぎに、マルチプレ
クサ３が信号線１０１と出力信号端子５６とを電気的に
接続するように、切替信号入力端子５５より切替信号が
マルチプレクサ３に入力される。テストモード信号端子
５４の入力信号は“Ｌ”レベルであるが、インバータ７
を介して入力信号は反転され、トランスファーゲート５
には“Ｈ″レベル信号が入力される。トランスファーゲ
ート５は電気的に閉じるので、マルチプレクサ３の出力
信号はトランスファーゲート５を通過し、出力信号端子
５６に出力される。
信号は“Ｌ′”レベルである。メガマクロ１の動作時に
は、チップセレクト信号端子５２からの入力はアクティ
ブとなり、メガマクロ１は入力信号端子５１の入力信号
に従い、出力信号を信号線１０１に出力する。チップセ
レクト信号端子５３の入力信号は、アンアクティブ状態
なのでメガマクロ２は動作しない。つぎに、マルチプレ
クサ３が信号線１０１と出力信号端子５６とを電気的に
接続するように、切替信号入力端子５５より切替信号が
マルチプレクサ３に入力される。テストモード信号端子
５４の入力信号は“Ｌ”レベルであるが、インバータ７
を介して入力信号は反転され、トランスファーゲート５
には“Ｈ″レベル信号が入力される。トランスファーゲ
ート５は電気的に閉じるので、マルチプレクサ３の出力
信号はトランスファーゲート５を通過し、出力信号端子
５６に出力される。
また、メガマクロ２の動作時においては、チ・ンプセレ
クト信号端子５３の入力信号のみがアクティブになりメ
ガマクロ２が選択され、イネーブル状態となったメガマ
クロ２は、入力信号端子５１の入力信号に従い信号線１
０２に出力信号を出力する。チップセレクト信号端子５
２の入力信号は、アンアクティブ状態となるのでメガマ
クロ１はマスクされる。切替信号入力端子５５の切替信
号により、信号線１０２と出力信号端子５６を電気的に
接続するように、マルチプレクサ３の内部回路が切替え
られる。メガマクロ２の出力信号はマルチプレクサ３に
入力され、トランスアーゲート５を通過し、出力信号端
子５６を介して出力される。
クト信号端子５３の入力信号のみがアクティブになりメ
ガマクロ２が選択され、イネーブル状態となったメガマ
クロ２は、入力信号端子５１の入力信号に従い信号線１
０２に出力信号を出力する。チップセレクト信号端子５
２の入力信号は、アンアクティブ状態となるのでメガマ
クロ１はマスクされる。切替信号入力端子５５の切替信
号により、信号線１０２と出力信号端子５６を電気的に
接続するように、マルチプレクサ３の内部回路が切替え
られる。メガマクロ２の出力信号はマルチプレクサ３に
入力され、トランスアーゲート５を通過し、出力信号端
子５６を介して出力される。
次にテスト時には、まずテストモード信号端子５４から
の入力信号を°゛Ｈ”レベルにし、チップセレクト信号
端子５２．５３からの入力信号を共にアクティブにする
。その状態で半導体集積回路に対し、入力信号端子５１
から信号を入力する。
の入力信号を°゛Ｈ”レベルにし、チップセレクト信号
端子５２．５３からの入力信号を共にアクティブにする
。その状態で半導体集積回路に対し、入力信号端子５１
から信号を入力する。
チップセレクト信号端子５２．５３の入力信号はアクテ
ィブなので、メガマクロ１．２は共通の入力信号端子５
１の入力信号に従って、ある出力値が信号線１０１，１
０２に出力され、ＥＸＯＲ回路４に入力される。ＥＸＯ
Ｒ回路の論理は下記の表１の通りになるので、メガマク
ロ１，２の出力値が一致していれば“Ｈ”レベル、そう
でなければ” Ｌ ”レベルが出力される。テストモー
ド信号端子５４の入力信号は“Ｈ″ルベルので、トラン
スファーゲート１３は電気的に接続されていて、ＥＸＯ
Ｒ回路４の出力は出力信号端子５６に出力される。この
様に複数の同一のメガマクロを互いに比較、確認するこ
とにより、メガマクロ１．２の正常な動作が確認される
。このテスト方法を用いれば、テスト時間が通常の二分
の−になるという長所がある。
ィブなので、メガマクロ１．２は共通の入力信号端子５
１の入力信号に従って、ある出力値が信号線１０１，１
０２に出力され、ＥＸＯＲ回路４に入力される。ＥＸＯ
Ｒ回路の論理は下記の表１の通りになるので、メガマク
ロ１，２の出力値が一致していれば“Ｈ”レベル、そう
でなければ” Ｌ ”レベルが出力される。テストモー
ド信号端子５４の入力信号は“Ｈ″ルベルので、トラン
スファーゲート１３は電気的に接続されていて、ＥＸＯ
Ｒ回路４の出力は出力信号端子５６に出力される。この
様に複数の同一のメガマクロを互いに比較、確認するこ
とにより、メガマクロ１．２の正常な動作が確認される
。このテスト方法を用いれば、テスト時間が通常の二分
の−になるという長所がある。
なお、動作を各メガマクロ別に個別にテストするときは
、テストモード信号端子５４からの入力信号を“Ｌ″レ
ベルして、チップセレクト信号端子ら２の入力信号ある
いはチップセレクト信号端子５３の入力信号のどちらか
をアクティブにすることにより、通常動作での個別の選
別テストも行うことができる。
、テストモード信号端子５４からの入力信号を“Ｌ″レ
ベルして、チップセレクト信号端子ら２の入力信号ある
いはチップセレクト信号端子５３の入力信号のどちらか
をアクティブにすることにより、通常動作での個別の選
別テストも行うことができる。
表１
次に、本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例を示すブロック図である
。
。
半導体集積回路は、共通の入力信号端子５７を有し、そ
れぞれチップセレクト信号端子５８゜５９．６０の入力
信号により選択されるメガマクロ８，９．１０と、メガ
マクロ８，９．１０のそれぞれの出力側とマルチプレク
サ１１、ＥＸＯＲ回路１２を接続する信号線１０３，１
０４，１０５と、切替信号入力端子６１の切替信号によ
り内部回路の切り替えが行われるマルチプレクサ１１と
、メガマクロ８，９．１０の出力信号を比較するための
ＥＸＯＲ回路１２と、テストモード信号端子６２の入力
信号に従い、マルチプレクサ１１の出力信号あるいはＥ
ＸＯＲ回路１２の出力信号を選択して、出力信号端子６
３と電気的に接続するための制御回路群であるトランス
ファーゲート１４．１５およびインバータ１３を有する
。ただし、メガマクロ８，９．１０の内部回路は同一の
回路構成をなしている。
れぞれチップセレクト信号端子５８゜５９．６０の入力
信号により選択されるメガマクロ８，９．１０と、メガ
マクロ８，９．１０のそれぞれの出力側とマルチプレク
サ１１、ＥＸＯＲ回路１２を接続する信号線１０３，１
０４，１０５と、切替信号入力端子６１の切替信号によ
り内部回路の切り替えが行われるマルチプレクサ１１と
、メガマクロ８，９．１０の出力信号を比較するための
ＥＸＯＲ回路１２と、テストモード信号端子６２の入力
信号に従い、マルチプレクサ１１の出力信号あるいはＥ
ＸＯＲ回路１２の出力信号を選択して、出力信号端子６
３と電気的に接続するための制御回路群であるトランス
ファーゲート１４．１５およびインバータ１３を有する
。ただし、メガマクロ８，９．１０の内部回路は同一の
回路構成をなしている。
次に動作について説明を行う。動作の説明を行うにあた
って、前記第１の実施例と重複する部分は省略する。
って、前記第１の実施例と重複する部分は省略する。
通常動作時、あるいはメガマクロ８，９．１０の分離テ
スト時は、テストモード信号端子６２の入力信号は″Ｌ
″レベルである。トランスファーゲート１４のゲート入
力は” Ｈ”レベルとなるので、マルチプレクサ１１と
出力信号端子６３は電気的に接続される。チップセレク
ト信号端子５８．５９．６０のうち一つを選択すれば、
動作するメガマクロが、メガマクロ８，９．１０のうち
の一つより決定する６選択されたメガマクロ８，９．１
０のうちの一つは、入力信号端子５７からの入力信号に
従い、出力信号を信号線１０３．１０４，１０５のうち
のいずれかに出力し、これが出力信号端子６３に対する
出力信号となる。
スト時は、テストモード信号端子６２の入力信号は″Ｌ
″レベルである。トランスファーゲート１４のゲート入
力は” Ｈ”レベルとなるので、マルチプレクサ１１と
出力信号端子６３は電気的に接続される。チップセレク
ト信号端子５８．５９．６０のうち一つを選択すれば、
動作するメガマクロが、メガマクロ８，９．１０のうち
の一つより決定する６選択されたメガマクロ８，９．１
０のうちの一つは、入力信号端子５７からの入力信号に
従い、出力信号を信号線１０３．１０４，１０５のうち
のいずれかに出力し、これが出力信号端子６３に対する
出力信号となる。
次に比較テスト時について説明する。
テストモード信号端子６２の入力信号はＨ”レベルであ
り、ＥＸＯＲ回路１２の圧力側と出力信号端子６３は、
トランスファーゲート１１を介して電気的に接続される
。チップセレクト信号端子５８，５９．６０からの入力
信号は共にアクティブ状態となり、メガマクロ８，９．
１０はいずれもイネーブル状態となる。メガマクロ８゜
９．１０は、共通の入力信号端子５７からの入力信号に
従い、出力値をそれぞれ信号線１０３゜１０４．１０５
に出力する。信号線１０３，１０４．１０５の状態はＥ
ＸＯＲ回路１２において比較される。３本の信号線の状
態が同じ場合は” Ｈ”レベル、一つでも違う場合は“
Ｌ”レベルを出力し、この出力レベルは、トランスファ
ーゲート１１を介して出力信号端子６３の出力信号とな
る。
り、ＥＸＯＲ回路１２の圧力側と出力信号端子６３は、
トランスファーゲート１１を介して電気的に接続される
。チップセレクト信号端子５８，５９．６０からの入力
信号は共にアクティブ状態となり、メガマクロ８，９．
１０はいずれもイネーブル状態となる。メガマクロ８゜
９．１０は、共通の入力信号端子５７からの入力信号に
従い、出力値をそれぞれ信号線１０３゜１０４．１０５
に出力する。信号線１０３，１０４．１０５の状態はＥ
ＸＯＲ回路１２において比較される。３本の信号線の状
態が同じ場合は” Ｈ”レベル、一つでも違う場合は“
Ｌ”レベルを出力し、この出力レベルは、トランスファ
ーゲート１１を介して出力信号端子６３の出力信号とな
る。
以上説明したように本発明は、同一の回路構成よりなる
メガマクロの入力ビン、出力ビンおよび入出力ビンを、
それぞれ端子機能毎に共通化することによりビン数を減
らすことができ、また複数の同じメガマクロに同時に信
号を入力し、その出力信号を比較して両メガマクロのテ
ストを行うことにより、テスト時間の短縮を行うことが
できるという効果がある。
メガマクロの入力ビン、出力ビンおよび入出力ビンを、
それぞれ端子機能毎に共通化することによりビン数を減
らすことができ、また複数の同じメガマクロに同時に信
号を入力し、その出力信号を比較して両メガマクロのテ
ストを行うことにより、テスト時間の短縮を行うことが
できるという効果がある。
フサ、４，１２・・・ＥＸＯＲ回路、５，６，１４゜１
５・・・トランスファーゲート、７，１３・・・インバ
ータ。
５・・・トランスファーゲート、７，１３・・・インバ
ータ。
Claims (1)
- 【特許請求の範囲】 共通の入力信号端子を有し、且つ、それぞれ個別にチ
ップセレクト信号端子を有する、同一の回路構成より成
る複数のメガマクロ群と、 前記メガマクロ群の同機能の出力信号を相互比較する比
較回路と、 前記メガマクロ群の出力信号の切替えを行う第１の切替
回路と、 前記比較回路の出力端子と前記第１の切替回路の出力信
号とを入力し、切替作用を介して、何れか一方の信号を
所定の出力信号として出力する第２の切替回路と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211216A JPH0493780A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211216A JPH0493780A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493780A true JPH0493780A (ja) | 1992-03-26 |
Family
ID=16602224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211216A Pending JPH0493780A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382144A (en) * | 1993-02-23 | 1995-01-17 | Daido Metal Company Ltd. | Oldham ring of scroll type compressor |
-
1990
- 1990-08-09 JP JP2211216A patent/JPH0493780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382144A (en) * | 1993-02-23 | 1995-01-17 | Daido Metal Company Ltd. | Oldham ring of scroll type compressor |
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