JPH0496162A

JPH0496162A - インタフェース装置

Info

Publication number: JPH0496162A
Application number: JP21137890A
Authority: JP
Inventors: Hidetoshi Shimura; 志村　英年
Original assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Current assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Priority date: 1990-08-08
Filing date: 1990-08-08
Publication date: 1992-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、インタフェース装置、特に、中央処理装置（
以下、ＣＰＵという。）と周辺装置とを接続するインタ
フェース装置に関する。

周辺装置には、ＣＰＵに対する割り込み制御を行う割り
込み制御部が設けられており、この制御部は、状態を示
す状態フラグ信号を有している。

この状態フラグ信号は、状態の変化によりセット・リセ
ットされるので、該状態フラグ信号により、状態の変化
を認識することができる。しかしながら、状態フラグ信
号は、割り込みの有無を示すことかできないため、種々
の不都合が生じる。そこで、フラグと割り込みとの対応
を明確にすることが望まれている。

〔従来の技術〕

一般に、周辺装置の割り込みの要因とステータスレジス
タのフラグとは対応しており、割り込みか発生すると、
ＣＰＵは、周辺装置のステータスレジスタをリードして
どの割り込みかを調べ、各割り込みに対する処理を行う
。

ここで、ステータスレジスタのフラグには、イベントを
示すフラグ（エラー、処理終了、クリッピング等）と、
コンデイションを示すフラグ（ビジー期間、レディ期間
、垂直ブランキング期間等）と、がある。以下、イベン
トを示すフラグをイベントフラグと呼び、コンデイショ
ンを示すフラグをコンデイションフラグと呼ぶ。

イベントフラグは、装置にイベントが発生したことによ
り、セットされ、ＣＰＵからの操作、例えば、「ステー
タスレジスタのリード」や「フラグに対応するビットに
“１”をライト」等により、リセットされる。一方、コ
ンデイションフラグは、セット、リセットともに装置の
状態により決定される。

次に、イベントフラグに対応する割り込みの場合には、
フラグの状態をそのまま割り込みとすればよい。

〔発明が解決しようとする課題〕

しかしながら、コンデイションフラグに対応する割り込
みの場合には、フラグの状態をそのまま割り込みとする
と、ＣＰＵに受は付けられる前に勝手に割り込みかイ、
ゲートされてしまうとか、ＣＰＵの割り込み処理か終わ
った後でも割り込みかアサートされたままになってしま
うという問題がある。そこで、フラグとは別に割り込み
だけはＣＰＵの操作によってリセットするという方法か
あるが、ＣＰＵが割り込みをリセットしなかった場合に
は、フラグがリセットされた後でも割り込みはアクティ
ブのままという状態になり、フラグを見てもどの割り込
みかを特定できなくなるという問題があった。

本発明の目的は、フラグと割り込みとの対応を明確にす
ることかできるインタフェース装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明は、中央処理装置（１０）と周辺装置（１２）と
を接続するインタフェース装置において、前記周辺装置
（１２）は、中央処理装置（１０）に対する割り込み制
御を行う割り込み制？ｎ部（３６）を有し、前記割り込
み制御部（３６）は、前記周辺装置の状態を示す状態フ
ラグ信号（５４）及び割り込みを示す割り込みフラグ信
号（５６）を有し、前記割り込みフラグ信号（５６）は
、前記周辺装置の状態の変化によりセットされ、且つ、
中央処理装置からのリセット信号（６８）によりリセッ
トされるように構成されていることを特徴とする。

〔作用〕

本発明において、状態（コンデイション・ステータス）
を示すフラグ信号（５４）とは別に、状態に対応する割
り込みを示すフラグ（割り込みフラグ）信号（５６）を
設定する。この割り込みフラグ信号（５６）は、状態か
真になる変化点でセットされ、状態に関係なく、ＣＰＵ
（１０）の操作によりリセットされる。

このように、本発明においては、状態フラグ信号とは別
個に割り込みフラグ信号か設定されているので、フラグ
と割り込みとの対応か明確になる。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を説明する
。

第２図には、ＣＰＵと周辺装置とのインタフェースが示
されている。

第２図において、ＣＰＵｌ０と周辺装置１２とは、割り
込み、アドレス、データ、コントロールの各種のやり取
りを行う。

次に、第３図には、本発明が適用可能な画像処理システ
ムの構成が示されている。

第３図において、符号１４．１６．１８．２０．２２は
、それぞれ、ＣＰＵ、画像処理装置、命令用メモリ、グ
ラフィックメモリ、ＣＲＴを示し、該ＣＰＵ１４、画像
処理装置１６は、それぞれ、前記第２図のＣＰＵ１０、
周辺装置１２に対応ししている。

そして、第４図には、上記第３図の画像処理装置１６の
ブロック回路が示されている。

第４図において、画像処理装置１６は、ホストハスユニ
ット２４、描画ユニット２６、表示ユニット２８、グラ
フィックバスユニット３０を含む。

ホストバスユニット２４は、ＣＰＵ１４とのやり取りや
命令メモリ１８から命令の取り込みを行い、描画ユニッ
ト２６は、グラフィックメモリ２０に対して描画を行い
、表示ユニット２８は、グラフィックメモリ２０からデ
ータを読み出してＣＲＴ２２に表示させ、グラフィック
バスユニット３０は、グラフィックメモリ２０とのやり
取りを行う。

また、ホストバスユニット２４は、アドレス／データ入
出力部３２、アクセス制御部３４、割り込み制御部３６
、アドレス計算部３８、コマンドデコード部４０、パラ
メータカウント部４２、コマンドフェッチ制御部４４を
備えている。

上記割り込み制御部３６には、ホストバスユニット２４
、描画ユニット２６、表示ユニット２８からの各種の状
態を示す信号４６が入力される。

なお、状態を示す信号４６としては、描画ユニット２６
からのエラー信号、処理終了信号、クリッピング信号、
ビジー信号や、表示ユニット２８からの垂直ブランキン
グ信号等がある。また、割り込み制御部３６には、アド
レス４８、データ５０、ライト５２が入力される。そし
て、割り込み制御部３６は、これらの入力信号４６．４
８．５０．５２に基づいて、ステータスフラグ信号５４
、割り込みフラグ信号５６、割り込み信号５８を生成す
る。割り込み信号５８は、画像処理装置１６の外部信号
でありＣＰＵ１４に直接供給され、ステータスフラグ信
号５４、割り込みフラグ信号５６は、ＣＰＵ１４からの
リードにより認識される。

次に、第１図には、前記第４図の割り込み制御３６の構
成が示され、この箪１図は、本発明の実施例による割り
込み制御部の構成を示す。

第１図において、状態信号４６は、エツジ検出器６０に
供給され該エツジ検出器６０からのセット信号６２はフ
リップフロップ回路６４のＳ（セット）端子に供給され
る。なお、状態信号４６は、そのままステータスフラグ
信号５４になる。アドレス４８、データ５０、ライト５
２は、リセット信号生成器６６に供給され、該リセット
信号生成器６６からのリセット信号６８は、フリップフ
ロップ回路６４のＲ（リセット）端子に供給される。

フリップフロップ回路６４のＱ端子からの信号は、その
まま割り込みフラグ信号５６にされるとともに、アンド
回路７０の一方の入力端に供給される。アンド回路７０
の他方の入力端には、割り込みマスクレジスタ７２から
の割り込みマスク信号７４が反転回路７６で反転された
後に供給され、アンド回路７０からの出力は、オア回路
７８の入力端に供給される。オア回路７８の他の入力端
には、他の割り込み制御部８０．８０、・・・からの出
力が供給され、オア回路７８からの割り込み信号５８は
、ＣＰＵ１４に供給される。

本発明の実施例による割り込み制御部は、以上の構成か
ら成り、その作用を第５図のタイミングチャートを参照
しながら説明する。

第５図（ａ）には、状態が偽になる前に割り込みフラグ
がリセットされる場合が示されている。

時刻ｔｌにおいて、状態信号４６がｒＨＪレベル（真）
になると、ステータスフラグ信号５４がｒＨＪレベルに
なるとともに、エツジ検出器６０からのセット信号６２
がフリップフロップ回路６４のＳ端子に供給される。こ
のため、フリップフロップ回路６４のＱ端子からの割り
込みフラグ信号５６は、セットされてｒＨＪレベルにな
るとともに、アンド回路７０の一方の入力端は、「Ｈ」
レベルになる。ここで、割り込みマスク信号７４は、「
Ｌ」レベルであるので、アンド回路７ｏの他方の入力端
は、ｒＨＪレベルであり、この結果、アンド回路７０か
らオア回路７８を介して供給される割り込み信号５８は
、「Ｈ」レベルになる。

時刻ｔ２において、リセット信号生成器６６がらのリセ
ット信号６８がｒＨＪ　レベルになると、該ｒＨＪレベ
ルのリセット信号６８は、フリップフロップ回路６４の
Ｒ端子に供給され、この結果、割り込みフラグ信号５６
は、リセットされて「Ｌ」レベルになる。同時に、アン
ド回路７ｏからの出力がｒ　Ｌ　Ｊレベルになるので、
割り込み信号５８はｒＬＪレベルになる。

時刻ｔ３において、状態信号４６か干Ｌ」レベル（偽）
になると、ステータスフラグ信号５４がｒＬＪレベルに
なる。

以上のように、第５図（ａ）においては、状態の変化を
ステータスフラグ信号５４で認識でき、割り込みの変化
′を割り込みフラグ信号５６で認識できる。

なお、第５図（ｂ）においては、状態が偽になった後に
割り込みフラグがリセットされる場合が示されている。

第５図（ｂ）において、時刻ｔ２で状態信号４６がｒＬ
Ｊレベル（偽）に、なると、ステータスフラグ信号５４
が「−Ｌ」レベルになる。その後、時刻ｔ３．でリセッ
トされると、割り込み信号５８は、ｒＬ−Ｊレベルにな
り、割り込みフラグ信号５６は、「Ｌ」レベルになる。

従って、状態の変化は、ステータスフラグ信号５４で認
識され得、割り込みの変化は、割り込みフラグ信号によ
り認識され得る。

〔発明の効果〕・以上説明したように、本発明によれば、状態を示す状態
フラグとは別個に割り込みを示す割り込みフラグを設定
しているので、フラグと割り込みとの対応か明確になる
、それゆえ、ＣＰＵは、割り込み処理で、割り込みフラ
グを見ることにより、容易に割り込み要因を特定するこ
とができ、一方、状態フラグを見ることにより、現在の
状態を知ることができる。

また、割り込みを示す割り込みフラグは状態に関係なく
、ＣｊＵの操作により個々にリセットされ得る。従って
、ＣＰＵの割り込み処理が終了し、割りこみが必要でな
くなりた時点で任意の割り込みリセットが可能である。

第５図（ａ）、（ｂ、）は割り込み制御部のタイミング
チャート図である。

１０・・・ＣＰＵ１２・・・周辺装置１６・・・画像処理装置３６・・・割り込み制御部５４・・・ステータスフラグ信号５６・・・割り込みフラグ信号

【図面の簡単な説明】

第１図は、本発明の実施例による割り込み制御部の構成
説明図、第２図は、ＣＰＵと周辺装置とのインクフエｗスを示す
構成説明図、

Claims

【特許請求の範囲】　中央処理装置（１０）と周辺装置（１２）とを接続す
るインタフェース装置において、前記周辺装置（１２）
は、中央処理装置（１０）に対する割り込み制御を行う
割り込み制御部（３６）を有し、前記割り込み制御部（３６）は、前記周辺装置の状態を
示す状態フラグ信号（５４）及び割り込みを示す割り込
みフラグ信号（５６）を有し、前記割り込みフラグ信号
（５６）は、前記周辺装置の状態の変化によりセットさ
れ、且つ、中央処理装置からのリセット信号（６８）に
よりリセットされるように構成されていることを特徴と
するインタフェース装置。