JPH04262475A - ファジィ演算回路を内蔵したマイクロコンピュータ - Google Patents
ファジィ演算回路を内蔵したマイクロコンピュータInfo
- Publication number
- JPH04262475A JPH04262475A JP3022300A JP2230091A JPH04262475A JP H04262475 A JPH04262475 A JP H04262475A JP 3022300 A JP3022300 A JP 3022300A JP 2230091 A JP2230091 A JP 2230091A JP H04262475 A JPH04262475 A JP H04262475A
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- JP
- Japan
- Prior art keywords
- fuzzy
- core
- flag
- microcomputer
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- Pending
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- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵコア部とファジ
ィコア部とを一体化したマイクロコンピュータに関する
。
ィコア部とを一体化したマイクロコンピュータに関する
。
【０００２】
【従来の技術】従来、ファジィ演算回路を内蔵したマイ
クロコンピュータは使用されておらず、ＣＰＵチップと
ファジィ演算専用チップとをバスで接続する構成のもの
が使用されていた。図４は従来の構成図を示している。 この構成では、ファジィプロセッサのアドレス空間の中
にコントロール／ステータスレジスタ領域が割り当てら
れている。また、ファジィプロセッサよりファジィ処理
中にＢＵＳＹ信号がＣＰＵに対して出力されるようにし
ている。
クロコンピュータは使用されておらず、ＣＰＵチップと
ファジィ演算専用チップとをバスで接続する構成のもの
が使用されていた。図４は従来の構成図を示している。 この構成では、ファジィプロセッサのアドレス空間の中
にコントロール／ステータスレジスタ領域が割り当てら
れている。また、ファジィプロセッサよりファジィ処理
中にＢＵＳＹ信号がＣＰＵに対して出力されるようにし
ている。
【０００３】図５はファジィプロセッサのアドレス空間
を示している。レジスタ領域には、コントロールレジス
タとステータスレジスタが同一に割り当てられている。 レジスタへの書込み時にはコントロールレジスタとなり
、読み出し時にはステータスレジスタとなる。ＣＰＵは
、入力データ領域に入力データを書き込んだ後ファジィ
演算をスタートさせるが、このときにコントロールレジ
スタの処理開始フラグをセットする。ファジィプロセッ
サはそのフラグのセット状態を知ることによりファジィ
演算を開始する。また、ファジィプロセッサはファジィ
演算が終了するとＢＵＳＹ信号を“Ｌ”に落とす。ＢＵ
ＳＹ信号はＣＰＵの割込端子ＩＲＱに接続され、ＣＰＵ
はこのＢＵＳＹ信号の変化を見ることによって割込を検
出し、出力データ領域からファジィ演算結果を読み出す
。または、ステータスレジスタの処理終了フラグを読み
出してファジィ演算処理を検知する。
を示している。レジスタ領域には、コントロールレジス
タとステータスレジスタが同一に割り当てられている。 レジスタへの書込み時にはコントロールレジスタとなり
、読み出し時にはステータスレジスタとなる。ＣＰＵは
、入力データ領域に入力データを書き込んだ後ファジィ
演算をスタートさせるが、このときにコントロールレジ
スタの処理開始フラグをセットする。ファジィプロセッ
サはそのフラグのセット状態を知ることによりファジィ
演算を開始する。また、ファジィプロセッサはファジィ
演算が終了するとＢＵＳＹ信号を“Ｌ”に落とす。ＢＵ
ＳＹ信号はＣＰＵの割込端子ＩＲＱに接続され、ＣＰＵ
はこのＢＵＳＹ信号の変化を見ることによって割込を検
出し、出力データ領域からファジィ演算結果を読み出す
。または、ステータスレジスタの処理終了フラグを読み
出してファジィ演算処理を検知する。
【０００４】
【発明が解決しようとする課題】マイコンにファジィ演
算回路を内蔵するには、ＣＰＵコア内に内部割込コント
ローラおよびファジィコアのステータスレジスタの読出
しサイクルタイミングコントローラが必要になってくる
。しかし、このように構成すると、複雑な処理回路を追
加しなければならないとともに、開発負荷が増大し、開
発期間の延長につながる問題がある。また、マイコンの
開発のみならず、マイコン開発支援装置も従来のものが
使えなくなり、新たにそのような装置の開発が必要にな
るという問題が発生する。
算回路を内蔵するには、ＣＰＵコア内に内部割込コント
ローラおよびファジィコアのステータスレジスタの読出
しサイクルタイミングコントローラが必要になってくる
。しかし、このように構成すると、複雑な処理回路を追
加しなければならないとともに、開発負荷が増大し、開
発期間の延長につながる問題がある。また、マイコンの
開発のみならず、マイコン開発支援装置も従来のものが
使えなくなり、新たにそのような装置の開発が必要にな
るという問題が発生する。
【０００５】本発明の目的は、従来のＣＰＵコアに対し
て従来の機能を変更することなく、従来の開発支援装置
，ユーザープログラムの手順を流用することのできるフ
ァジィ演算回路を内蔵したマイクロコンピュータを提供
することにある。
て従来の機能を変更することなく、従来の開発支援装置
，ユーザープログラムの手順を流用することのできるフ
ァジィ演算回路を内蔵したマイクロコンピュータを提供
することにある。
【０００６】
【課題を解決するための手段】この発明のファジィ演算
回路を内蔵したマイクロコンピュータは、ＣＰＵコア部
とファジィコア部とで構成され、ＣＰＵコア部の専用レ
ジスタ中にファジィ処理終了フラグを設け、ファジィコ
ア部でのファジィ演算処理終了信号線を前記ファジィ処
理終了フラグに接続して、ファジィ演算処理終了時に前
記フラグがセットするようにしたことを特徴とする。
回路を内蔵したマイクロコンピュータは、ＣＰＵコア部
とファジィコア部とで構成され、ＣＰＵコア部の専用レ
ジスタ中にファジィ処理終了フラグを設け、ファジィコ
ア部でのファジィ演算処理終了信号線を前記ファジィ処
理終了フラグに接続して、ファジィ演算処理終了時に前
記フラグがセットするようにしたことを特徴とする。
【０００７】
【作用】ＣＰＵコア内に設けられる専用レジスタ群内の
コンディションコードレジスタ（フラグレジスタ）内に
ファジィ処理終了を示すファジィ処理終了フラグを割付
、このフラグに対してファジィ演算処理終了信号線が接
続されることにより、ファジィコア部はファジィ演算処
理を終了すると同時にファジィ演算処理終了信号線をア
クティブにすることによって前記フラグをセットする。 ＣＰＵコア部の専用レジスタはユーザープログラムで利
用できるために、ユーザープログラムにてファジィ演算
処理の終了を検出できる。すなわち、ＣＰＵに余分の負
担をかけることがない。また、プログラム開発に際して
は、ＣＰＵコアの構成が変わらないために従来のマイコ
ン開発支援装置をそのまま使用することができる。
コンディションコードレジスタ（フラグレジスタ）内に
ファジィ処理終了を示すファジィ処理終了フラグを割付
、このフラグに対してファジィ演算処理終了信号線が接
続されることにより、ファジィコア部はファジィ演算処
理を終了すると同時にファジィ演算処理終了信号線をア
クティブにすることによって前記フラグをセットする。 ＣＰＵコア部の専用レジスタはユーザープログラムで利
用できるために、ユーザープログラムにてファジィ演算
処理の終了を検出できる。すなわち、ＣＰＵに余分の負
担をかけることがない。また、プログラム開発に際して
は、ＣＰＵコアの構成が変わらないために従来のマイコ
ン開発支援装置をそのまま使用することができる。
【０００８】
【実施例】図１は本発明の実施例のブロック図である。
このマイクロコンピュータはＣＰＵコア１とファジィコ
ア２と、外部バスに接続されるデータバッファ３および
アドレスバッファ４とで構成されている。ＣＰＵコア１
はマイコン専用レジスタ群１０と、ＡＬＵ１１と、ＣＰ
Ｕコア制御部１２とインストラクションレジスタ１３と
で構成され、ファジィコア２はファジィ演算部２０と知
識メモリ２１と、ファジィ入出力レジスタ２２と、ファ
ジィコア制御部２３とで構成される。ファジィコア制御
部２３からは、マイコン専用レジスタ群１０に対してフ
ァジィ演算処理終了信号線２４が接続され、ファジィコ
ア制御部２３が、ファジィ演算を終了するとこの信号線
を介して、ファジィ終了フラグセット信号を出力する。 実際には図２に示すように、マイコン専用レジスタ群１
０内に設けられているコンディションコードレジスタの
４ビット目にファジィ終了フラグＦを割り付け、このフ
ラグＦに図外のゲートを介して上記ファジィ終了フラグ
セット信号が入力されるようになっている。このレジス
タのＮ，Ｚ，Ｖ，Ｃは通常のマイコンのレジスタに割り
付けられいてるフラグと同一である。図１においてファ
ジィコア２はＣＰＵコア１に従属する形で接続され、Ｃ
ＰＵコア制御部１２から演算スタート信号をファジィコ
ア制御部２３に送ると、ファジィコア２がファジィ演算
を開始し、ファジィ演算を終了すると、ファジィ終了フ
ラグセット信号を出力して、上記コンディションコード
レジスタ内のファジィ終了フラグＦをセットする。ＣＰ
Ｕコア１は、演算スタート信号をファジィコア２に対し
て出す前に、ファジィ入出力レジスタ２２にファジィ入
力データを転送する。また、ユーザープログラムにおい
てこのフラグＦを監視しており、フラグＦがセットした
ことを検出すると、ファジィ入出力レジスタ２２のファ
ジィ出力レジスタからファジィ出力データを読み出す。 なお、フラグＦの監視は条件付ブランチ命令を使用する
ことによって簡単に行うことが可能である。すなわち、
従来のＣＰＵコアに対して本実施例でＣＰＵコアに追加
される機能は次の４つである。
ア２と、外部バスに接続されるデータバッファ３および
アドレスバッファ４とで構成されている。ＣＰＵコア１
はマイコン専用レジスタ群１０と、ＡＬＵ１１と、ＣＰ
Ｕコア制御部１２とインストラクションレジスタ１３と
で構成され、ファジィコア２はファジィ演算部２０と知
識メモリ２１と、ファジィ入出力レジスタ２２と、ファ
ジィコア制御部２３とで構成される。ファジィコア制御
部２３からは、マイコン専用レジスタ群１０に対してフ
ァジィ演算処理終了信号線２４が接続され、ファジィコ
ア制御部２３が、ファジィ演算を終了するとこの信号線
を介して、ファジィ終了フラグセット信号を出力する。 実際には図２に示すように、マイコン専用レジスタ群１
０内に設けられているコンディションコードレジスタの
４ビット目にファジィ終了フラグＦを割り付け、このフ
ラグＦに図外のゲートを介して上記ファジィ終了フラグ
セット信号が入力されるようになっている。このレジス
タのＮ，Ｚ，Ｖ，Ｃは通常のマイコンのレジスタに割り
付けられいてるフラグと同一である。図１においてファ
ジィコア２はＣＰＵコア１に従属する形で接続され、Ｃ
ＰＵコア制御部１２から演算スタート信号をファジィコ
ア制御部２３に送ると、ファジィコア２がファジィ演算
を開始し、ファジィ演算を終了すると、ファジィ終了フ
ラグセット信号を出力して、上記コンディションコード
レジスタ内のファジィ終了フラグＦをセットする。ＣＰ
Ｕコア１は、演算スタート信号をファジィコア２に対し
て出す前に、ファジィ入出力レジスタ２２にファジィ入
力データを転送する。また、ユーザープログラムにおい
てこのフラグＦを監視しており、フラグＦがセットした
ことを検出すると、ファジィ入出力レジスタ２２のファ
ジィ出力レジスタからファジィ出力データを読み出す。 なお、フラグＦの監視は条件付ブランチ命令を使用する
ことによって簡単に行うことが可能である。すなわち、
従来のＣＰＵコアに対して本実施例でＣＰＵコアに追加
される機能は次の４つである。
【０００９】
（１）ファジィ入力データのファジィ入力レジスタへの
転送 （２）ファジィ出力レジスタからファジィ出力データの
転送 （３）ファジィスタート命令の解読によりファジィコア
２の制御部２３への演算スタート信号出力（４）コンデ
ィションコードレジスタのＦフラグによる条件付ブラン
チ命令の処理 上記の４つの機能を追加するだけで、図３に示すフロー
チャートによってファジィ演算に関する処理が完結する
。
転送 （２）ファジィ出力レジスタからファジィ出力データの
転送 （３）ファジィスタート命令の解読によりファジィコア
２の制御部２３への演算スタート信号出力（４）コンデ
ィションコードレジスタのＦフラグによる条件付ブラン
チ命令の処理 上記の４つの機能を追加するだけで、図３に示すフロー
チャートによってファジィ演算に関する処理が完結する
。
【００１０】すなわち、ステップｎ１で、ファジィ入力
レジスタへ入力データを書込み、ステップｎ２でファジ
ィ演算開始命令を発行し、ステップｎ３で条件付ブラン
チ命令でファジィ終了フラグを監視し、このファジィ終
了フラグがセット状態のときに、ステップｎ４でファジ
ィ出力レジスタから出力データを読み出す。
レジスタへ入力データを書込み、ステップｎ２でファジ
ィ演算開始命令を発行し、ステップｎ３で条件付ブラン
チ命令でファジィ終了フラグを監視し、このファジィ終
了フラグがセット状態のときに、ステップｎ４でファジ
ィ出力レジスタから出力データを読み出す。
【００１１】上記ｎ２でファジィ演算開始命令が発行さ
れると、ファジィコア制御部２３は演算スタート信号を
受け、ファジィコア２でのファジィ演算処理を開始する
。そして、ファジィ演算を終了すると、ファジィコア制
御部２３はＣＰＵ専用レジスタ群１０内のコンディショ
ンコードレジスタのファジィ終了フラグに接続された信
号線にファジィ終了フラグセット信号を出力する。
れると、ファジィコア制御部２３は演算スタート信号を
受け、ファジィコア２でのファジィ演算処理を開始する
。そして、ファジィ演算を終了すると、ファジィコア制
御部２３はＣＰＵ専用レジスタ群１０内のコンディショ
ンコードレジスタのファジィ終了フラグに接続された信
号線にファジィ終了フラグセット信号を出力する。
【００１２】上記の処理において、従来のマイクロコン
ピュータと特に相違する点は、ＣＰＵコア１がファジィ
コア２に対して演算スタート信号のみ出力し、ファジィ
演算処理の終了については割り込み制御回路等によって
監視していないことである。
ピュータと特に相違する点は、ＣＰＵコア１がファジィ
コア２に対して演算スタート信号のみ出力し、ファジィ
演算処理の終了については割り込み制御回路等によって
監視していないことである。
【００１３】この監視は、ユーザープログラムにおいて
条件付ブランチ命令によって行うことができるわけであ
る。このため、ＣＰＵコア１での負荷の軽減を実現でき
ることができる。
条件付ブランチ命令によって行うことができるわけであ
る。このため、ＣＰＵコア１での負荷の軽減を実現でき
ることができる。
【００１４】図１から明らかなように、上記（１）〜（
４）の機能の追加はＣＰＵコア制御部１２にデコード回
路のみを追加するだけで良く、割込コントローラ，タイ
ミングコントローラなどの新たな追加，変更が不要であ
る。従って、その開発支援装置においても従来のものを
流用することができる。そして、ユーザーが作成するプ
ログラムにおいても従来と全く同様の手順でプログラム
作成を行うことができ、ユーザーにとっても使い易いチ
ップとなる。特に、条件付ブランチ命令を使うことがで
き、プログラムのステップ数が少なくて済み、且つ処理
が早くできる。
４）の機能の追加はＣＰＵコア制御部１２にデコード回
路のみを追加するだけで良く、割込コントローラ，タイ
ミングコントローラなどの新たな追加，変更が不要であ
る。従って、その開発支援装置においても従来のものを
流用することができる。そして、ユーザーが作成するプ
ログラムにおいても従来と全く同様の手順でプログラム
作成を行うことができ、ユーザーにとっても使い易いチ
ップとなる。特に、条件付ブランチ命令を使うことがで
き、プログラムのステップ数が少なくて済み、且つ処理
が早くできる。
【００１５】
【発明の効果】（１）内部割込コントローラやステータ
スレジスタの読出タイミングコントローラの追加が不要
である。
スレジスタの読出タイミングコントローラの追加が不要
である。
【００１６】（２）ＣＰＵコアの従来の機能に対して変
更を行う必要がないために、そのマイコン開発支援装置
がそのまま流用できる。また、様々なＣＰＵコアとファ
ジィコアとの接続が可能になる。
更を行う必要がないために、そのマイコン開発支援装置
がそのまま流用できる。また、様々なＣＰＵコアとファ
ジィコアとの接続が可能になる。
【００１７】（３）ユーザープログラムは従来と同様の
手順で作成でき、ユーザーにとって使い易いチップとな
る。また、従来の条件付ブランチ命令を使うことができ
るためにプログラムのステップ数が削減でき、且つ高速
処理が可能になる。
手順で作成でき、ユーザーにとって使い易いチップとな
る。また、従来の条件付ブランチ命令を使うことができ
るためにプログラムのステップ数が削減でき、且つ高速
処理が可能になる。
【図１】本発明の実施例のマイクロコンピュータのブロ
ック図を示す。
ック図を示す。
【図２】コンディションコードレジスタのビット割付例
を示す。
を示す。
【図３】ユーザープログラムとＣＰＵコア、ファジィコ
アの処理フローを示す。
アの処理フローを示す。
【図４】従来のファジィ演算機能を持つマイクロコンピ
ュータの構成例を示す。
ュータの構成例を示す。
【図５】上記従来のファジィプロセッサアドレス空間を
示す。
示す。
１−ＣＰＵコア
２−ファジィコア
１０−マイコン専用レジスタ群
２３−ファジィコア制御部
２４−ファジィ演算処理終了信号線
Ｆ−ファジィ終了フラグ
Claims (1)
- 【請求項１】ＣＰＵコア部とファジィコア部とで構成さ
れ、ＣＰＵコア部の専用レジスタ中にファジィ処理終了
フラグを設け、ファジィコア部でのファジィ演算処理終
了信号線を前記ファジィ処理終了フラグに接続して、フ
ァジィ演算処理終了時に前記フラグがセットするように
したことを特徴とするファジィ演算回路を内蔵したマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022300A JPH04262475A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算回路を内蔵したマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022300A JPH04262475A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算回路を内蔵したマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262475A true JPH04262475A (ja) | 1992-09-17 |
Family
ID=12078895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022300A Pending JPH04262475A (ja) | 1991-02-15 | 1991-02-15 | ファジィ演算回路を内蔵したマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262475A (ja) |
-
1991
- 1991-02-15 JP JP3022300A patent/JPH04262475A/ja active Pending
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