JPH0496172A - データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 - Google Patents
データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置Info
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- JPH0496172A JPH0496172A JP2210759A JP21075990A JPH0496172A JP H0496172 A JPH0496172 A JP H0496172A JP 2210759 A JP2210759 A JP 2210759A JP 21075990 A JP21075990 A JP 21075990A JP H0496172 A JPH0496172 A JP H0496172A
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ベクトルデータ処理装置しこお番する記憶装
置からの配列データを格納するベクトルデータバッファ
装置に関する。
置からの配列データを格納するベクトルデータバッファ
装置に関する。
［従来の技術］
主記憶装置のデータの写しを格納する）＜ソファメモリ
と主記憶装置との間のデータ転送側よ、通常１ブロック
単位（１ブロツクｔｉ、例え＋ｆ ６４）くイト）で行
われ、同一コラム間でデータ転送力＜５ねれる。また、
バッファメモ１ノしこしよ、′Ａ１４個しこアドレスア
レイ（インデックスアレイ、データディレクトリ）と呼
ばれる置数器カス設りすられ、ノベツファメモリの該当
位置に蓄えられたブロックの番号を言己憶する。番号の
連続したブロックは、異なるコラムに属するため、通常
各コラムの負荷は平均され、その結果、所要のブロック
がバッファメモリに存在する確率は９０％程度となって
いる。
と主記憶装置との間のデータ転送側よ、通常１ブロック
単位（１ブロツクｔｉ、例え＋ｆ ６４）くイト）で行
われ、同一コラム間でデータ転送力＜５ねれる。また、
バッファメモ１ノしこしよ、′Ａ１４個しこアドレスア
レイ（インデックスアレイ、データディレクトリ）と呼
ばれる置数器カス設りすられ、ノベツファメモリの該当
位置に蓄えられたブロックの番号を言己憶する。番号の
連続したブロックは、異なるコラムに属するため、通常
各コラムの負荷は平均され、その結果、所要のブロック
がバッファメモリに存在する確率は９０％程度となって
いる。
一方、主記憶装置では、記憶装置を複数個のモジュール
に分割し、連続番地を扱う場合に、全モジュールを並列
動作させてモジュール数倍だけ高速に転送できるように
、メモリインタリーピング方式を採用している。
に分割し、連続番地を扱う場合に、全モジュールを並列
動作させてモジュール数倍だけ高速に転送できるように
、メモリインタリーピング方式を採用している。
ところで、最近の記憶制御装置では、システム全体の性
能を向上させるため、複数の命令プロセッサ、入出カプ
ロセッサが接続されており、主記憶装置の処理スループ
ットを向上させるため、それぞれ独立に動作可能な多数
の記憶バンクを設けている。例えば、ベクトル計算機等
では、複数台のプロセッサが１つの共通主記憶装置に接
続されており、これらのプロセッサは並列に処理するこ
とにより、各々が共有の主記憶装置にアクセスして高速
にデータを読み出す必要がある。
能を向上させるため、複数の命令プロセッサ、入出カプ
ロセッサが接続されており、主記憶装置の処理スループ
ットを向上させるため、それぞれ独立に動作可能な多数
の記憶バンクを設けている。例えば、ベクトル計算機等
では、複数台のプロセッサが１つの共通主記憶装置に接
続されており、これらのプロセッサは並列に処理するこ
とにより、各々が共有の主記憶装置にアクセスして高速
にデータを読み出す必要がある。
しかし、主記憶装置に、命令プロセッサが例えば４台接
続されている場合には、そのスループット向上のために
主記憶装置は４ボートに分割され、各ポートはそれぞれ
独立に動作するが、ある命令プロセッサについて、その
プロセッサから発行された要求の順序でデータが返送さ
れるという保証は全くない。すなわち、ポートＯとポー
ト１とでは、どちらが早くデータが読み出されるかは全
く不明である。ベクトル計算等を複数の命令プロセッサ
で分担して処理する場合には、命令プロセッサから発行
された配列データ読み出し要求列に対するデータ読み出
し順序が異なると、動作に障害を来すことになる。
続されている場合には、そのスループット向上のために
主記憶装置は４ボートに分割され、各ポートはそれぞれ
独立に動作するが、ある命令プロセッサについて、その
プロセッサから発行された要求の順序でデータが返送さ
れるという保証は全くない。すなわち、ポートＯとポー
ト１とでは、どちらが早くデータが読み出されるかは全
く不明である。ベクトル計算等を複数の命令プロセッサ
で分担して処理する場合には、命令プロセッサから発行
された配列データ読み出し要求列に対するデータ読み出
し順序が異なると、動作に障害を来すことになる。
このような記憶装置からの読み出しデータをリクエスト
発行順にオペラントバッファに格納するための装置とし
ては、従来、例えば、特開昭６０−１３６８４９号公報
に記載されている方法がある。この公報に記載の方法で
は、リクエスト発行時にバッファメモリの格納番地情報
を付加して発行し、記憶装置からデータが読み出されて
バッファメモリに返送される際に、その情報を付加して
返送することにより、その番地情報に基づいてバッファ
メモリに格納している。
発行順にオペラントバッファに格納するための装置とし
ては、従来、例えば、特開昭６０−１３６８４９号公報
に記載されている方法がある。この公報に記載の方法で
は、リクエスト発行時にバッファメモリの格納番地情報
を付加して発行し、記憶装置からデータが読み出されて
バッファメモリに返送される際に、その情報を付加して
返送することにより、その番地情報に基づいてバッファ
メモリに格納している。
［発明が解決しようとする課題］
上記公報に記載の方法は、リクエスト発行時に格納バッ
ファ番地情報を付加して、データ読み出し時にその情報
を一緒に返すようにしているが、この方法では、記憶装
置側で、接続されている命令プロセッサの台数分の論理
を保持する必要があるため、ハードウェア量の増加が膨
大となる。すなわち、記憶装置に接続されるプロセッサ
の数だけ、バッファの格納位置情報を記憶装置内で持ち
回る必要があるため、特に、最近のようにプロセッサの
接続数が多い記憶装置では、そのハードウェア量が膨大
となってしまい、実現不可能となる。
ファ番地情報を付加して、データ読み出し時にその情報
を一緒に返すようにしているが、この方法では、記憶装
置側で、接続されている命令プロセッサの台数分の論理
を保持する必要があるため、ハードウェア量の増加が膨
大となる。すなわち、記憶装置に接続されるプロセッサ
の数だけ、バッファの格納位置情報を記憶装置内で持ち
回る必要があるため、特に、最近のようにプロセッサの
接続数が多い記憶装置では、そのハードウェア量が膨大
となってしまい、実現不可能となる。
本発明の目的は、このような従来の課題を解決し、ハー
ドウェア量の増加は殆んどなく、読み出し配列データの
順序性を保証することができるベクトルデータバッファ
装置を提供することにある。
ドウェア量の増加は殆んどなく、読み出し配列データの
順序性を保証することができるベクトルデータバッファ
装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するため、本発明のデータ格納制御方式
は、複数の独立動作を行なう記憶バンクで構成された記
憶装置に対して要求した複数個の配列データを受け取り
、該配列データを格納するベクトルデータバッファのデ
ータ格納制御方式であって、前記配列データと前記記憶
バンクの対応関係の周期に応じた複数個のバンクメモリ
でベクトルデータバッファを構成し、各配列データが要
求された順番に応じて、当該配列データが格納されるデ
ータ格納領域を前記ベクトルデータバッファの順次異な
るバンクメモリ上に定めておき、配列データが要求され
た順の前記各記憶バンクをそれぞれ前記順次異なるバン
クメモリに接続し、前記各記憶バンクから読みだされた
配列データを前記接続されたバンクメモリに順次格納す
るようにしたものである。
は、複数の独立動作を行なう記憶バンクで構成された記
憶装置に対して要求した複数個の配列データを受け取り
、該配列データを格納するベクトルデータバッファのデ
ータ格納制御方式であって、前記配列データと前記記憶
バンクの対応関係の周期に応じた複数個のバンクメモリ
でベクトルデータバッファを構成し、各配列データが要
求された順番に応じて、当該配列データが格納されるデ
ータ格納領域を前記ベクトルデータバッファの順次異な
るバンクメモリ上に定めておき、配列データが要求され
た順の前記各記憶バンクをそれぞれ前記順次異なるバン
クメモリに接続し、前記各記憶バンクから読みだされた
配列データを前記接続されたバンクメモリに順次格納す
るようにしたものである。
本発明によるベクトルデータバッファ装置は。
複数の独立動作を行なう記憶バンクで構成された記憶装
置より複数個の配列データを受け取り該配列データを格
納するベクトルデータバッファ装置において、前記記憶
バンクの個数および該記憶バンクのデータ幅および配列
データのデータ幅に基づいて予め決定した個数の複数の
バンクメモリからなり、前記記憶装置から読みだされた
配列データを格納するベクトルデータバッファと、該ベ
クトルデータバッファの各バンクメモリを任意め前記記
憶バンクに接続するスイッチ手段と、少なくとも前記配
列データの先頭アドレスおよびデータ間隔に基づいて前
記スイッチ手段の接続関係を制御するスイッチ制御手段
と、前記各記憶バンクから到着する配列データを格納す
べき前記データバッファのバンクメモリおよび該バンク
メモリ内のエントリアドレスを示すアドレス情報を生成
する格納先アドレス生成手段とを備えたことを特徴とす
るものである。
置より複数個の配列データを受け取り該配列データを格
納するベクトルデータバッファ装置において、前記記憶
バンクの個数および該記憶バンクのデータ幅および配列
データのデータ幅に基づいて予め決定した個数の複数の
バンクメモリからなり、前記記憶装置から読みだされた
配列データを格納するベクトルデータバッファと、該ベ
クトルデータバッファの各バンクメモリを任意め前記記
憶バンクに接続するスイッチ手段と、少なくとも前記配
列データの先頭アドレスおよびデータ間隔に基づいて前
記スイッチ手段の接続関係を制御するスイッチ制御手段
と、前記各記憶バンクから到着する配列データを格納す
べき前記データバッファのバンクメモリおよび該バンク
メモリ内のエントリアドレスを示すアドレス情報を生成
する格納先アドレス生成手段とを備えたことを特徴とす
るものである。
このベクトルデータバッファ装置において、前記データ
バッファのバンクメモリの個数を前記記憶バンクの個数
のｎ（整数）倍とするとともに、１個の記憶バンクのデ
ータ幅を１個のバンクメモリのデータ幅のｎ倍とし、ｎ
個のバンクメモリを同時に１個の記憶バンク・に接続す
るようにしてもよい。
バッファのバンクメモリの個数を前記記憶バンクの個数
のｎ（整数）倍とするとともに、１個の記憶バンクのデ
ータ幅を１個のバンクメモリのデータ幅のｎ倍とし、ｎ
個のバンクメモリを同時に１個の記憶バンク・に接続す
るようにしてもよい。
また、本発明によるヘクトルデータ処理装置は、複数個
の記憶バンクからなる主記憶装置と、該主記憶装置から
読みだした配列データを格納する前記ベクトルデータバ
ッファ装置と、該へクトルデータバソファに格納された
配列データを順次取りだして演算を行なう演算手段と、
該演算手段の演算結果を格納するベクトルレジスタとを
備えたことを特徴とするものである。
の記憶バンクからなる主記憶装置と、該主記憶装置から
読みだした配列データを格納する前記ベクトルデータバ
ッファ装置と、該へクトルデータバソファに格納された
配列データを順次取りだして演算を行なう演算手段と、
該演算手段の演算結果を格納するベクトルレジスタとを
備えたことを特徴とするものである。
前記ベクトルデータバッファ装置は前記へクトルレジス
タを兼ねるようにしてもよい。
タを兼ねるようにしてもよい。
［作 用］
本発明においては、オペランドバッファ側に、配列デー
タのデータ幅と配列データの先頭アドレスとデータ間隔
を記憶するとともに、記憶装置の各バンク毎のデータ格
納先アドレス生成手段を設けておき、これらの情報によ
り記憶装置から読み出された配列データの格納バッファ
位置を高速に求めるようにしている。すなわち、予めオ
ペランドバッファを配列データと記憶バンクの対応関係
の周期に応じた複数個のバンクに分け、かつ、これらの
バンクに順序性を付しておき、主記憶上のデータ先頭ア
ドレスとインクリメント値から各入力データの格納すべ
きバッファバンクを求め、順次当該バッファバンクに格
納していく。
タのデータ幅と配列データの先頭アドレスとデータ間隔
を記憶するとともに、記憶装置の各バンク毎のデータ格
納先アドレス生成手段を設けておき、これらの情報によ
り記憶装置から読み出された配列データの格納バッファ
位置を高速に求めるようにしている。すなわち、予めオ
ペランドバッファを配列データと記憶バンクの対応関係
の周期に応じた複数個のバンクに分け、かつ、これらの
バンクに順序性を付しておき、主記憶上のデータ先頭ア
ドレスとインクリメント値から各入力データの格納すべ
きバッファバンクを求め、順次当該バッファバンクに格
納していく。
これにより、記憶バンク間ではデータの順序性の保証が
なくても、順序性の保証されたバッファデータを得るこ
とができる。また、ハードウェアの増加は全てオペラン
ドバッファ側に設けられるので、記憶装置側のハードウ
ェア量の増加は殆んどない。
なくても、順序性の保証されたバッファデータを得るこ
とができる。また、ハードウェアの増加は全てオペラン
ドバッファ側に設けられるので、記憶装置側のハードウ
ェア量の増加は殆んどない。
（以下、余白）
［実施例コ
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の対象となるベクトルデータバッファ
装置を含むベクトルデータ処理装置の要部のブロック図
である。
装置を含むベクトルデータ処理装置の要部のブロック図
である。
第１図において、１は４個のバンクを備えた記憶装置、
２は記憶装置のバンクと対応付けられたバンクを備える
ベクトルオペランドバッファ、３はベクトルオペランド
バッファ２の内容を入力データとして用いる演算器、４
は演算器３により演算結果を格納するとともに演算器３
へ他の入力データを与えるベクトルレジスタである。
２は記憶装置のバンクと対応付けられたバンクを備える
ベクトルオペランドバッファ、３はベクトルオペランド
バッファ２の内容を入力データとして用いる演算器、４
は演算器３により演算結果を格納するとともに演算器３
へ他の入力データを与えるベクトルレジスタである。
記憶装置１のバンクとバッファ２のバンクとを対応付け
るのは、ベクトルオペランドバッファ２内に設けられた
クロスバ（第２図参照）である。
るのは、ベクトルオペランドバッファ２内に設けられた
クロスバ（第２図参照）である。
記憶装置１から取り出されたデータは、ベクトルオペラ
ンドバッファ２で演算器に並び換えられた後、演算器３
に送出される。
ンドバッファ２で演算器に並び換えられた後、演算器３
に送出される。
ところで、配列データのような一定間隔で配列されてい
るデータを得るため記憶装置１ヘアクセスする場合、リ
クエスト発行順と記憶装置１のバンク（記憶バンク）の
対応は、ある一定の周期で繰り返されるという性質があ
る。そこで、オペランドバッファ２をこの繰り返し周期
分のバンクに分けると、オペランドバッファ２の同一バ
ンク内のエントリへのデータは、常に同一の記憶バンク
から到来することになる。
るデータを得るため記憶装置１ヘアクセスする場合、リ
クエスト発行順と記憶装置１のバンク（記憶バンク）の
対応は、ある一定の周期で繰り返されるという性質があ
る。そこで、オペランドバッファ２をこの繰り返し周期
分のバンクに分けると、オペランドバッファ２の同一バ
ンク内のエントリへのデータは、常に同一の記憶バンク
から到来することになる。
オペランドバッファ２においては、主記憶装置１へのア
クセスに先立って、オペランドバッファ２の各バンクを
、主記憶装置！１上のデータ先頭アドレスとインクリメ
ント値から決定される記憶バンクに接続しておく。デー
タがオペランドバッファ２に到着すると、接続されたバ
ッファのバンクに順番に格納される。その際、バッファ
２側に、主記憶袋Ｗ１の各バンク毎にそのデータ到着に
よる格納先アドレス生成を行なう論理回路１５〜１８を
設けておき、これらの格納先アドレス生成論理回路１５
〜１８が示す位置に入力データを格納する。これによっ
て、複数の記憶バンクからは。
クセスに先立って、オペランドバッファ２の各バンクを
、主記憶装置！１上のデータ先頭アドレスとインクリメ
ント値から決定される記憶バンクに接続しておく。デー
タがオペランドバッファ２に到着すると、接続されたバ
ッファのバンクに順番に格納される。その際、バッファ
２側に、主記憶袋Ｗ１の各バンク毎にそのデータ到着に
よる格納先アドレス生成を行なう論理回路１５〜１８を
設けておき、これらの格納先アドレス生成論理回路１５
〜１８が示す位置に入力データを格納する。これによっ
て、複数の記憶バンクからは。
データがリクエストされた順序で到着しなくても、オペ
ランドバッファ１７には順序性が保証されたデータが格
納される。
ランドバッファ１７には順序性が保証されたデータが格
納される。
第２図に、本発明の一実施例を示すベクトルオペランド
バッファの全構成図を示す。
バッファの全構成図を示す。
同図において、５〜８は主記憶装置の各バンクにおける
データ端子、５ａ〜８ａはオペランドバッファ側の各記
憶バンクに対応した入力データ端子、９は全クロスバの
選択信号生成論理回路、１ｏは論理回路９に制御されて
ＯＮ −ＯＦＦするクロスバのスイッチ、１９〜２２は
ベクトルオペランドバッファのバンク、１５〜１８は格
納先アドレス生成論理回路、１１，１２，１３，１４は
各バンク内のバッファメモリである。
データ端子、５ａ〜８ａはオペランドバッファ側の各記
憶バンクに対応した入力データ端子、９は全クロスバの
選択信号生成論理回路、１ｏは論理回路９に制御されて
ＯＮ −ＯＦＦするクロスバのスイッチ、１９〜２２は
ベクトルオペランドバッファのバンク、１５〜１８は格
納先アドレス生成論理回路、１１，１２，１３，１４は
各バンク内のバッファメモリである。
また、第９図は、クロスバのセレクタ信号生成論理回路
の一例を示したものである。同図において、５９はデー
タ長保持レジスタ、６０はクロスバスイッチ制御情報記
憶（以下ＶＤＳと呼ぶ）である。
の一例を示したものである。同図において、５９はデー
タ長保持レジスタ、６０はクロスバスイッチ制御情報記
憶（以下ＶＤＳと呼ぶ）である。
ＶＤＳ６２には、各ベクトルオペランドバッファ１９，
２０，２１．２２への入力主記憶装置バンクセレクタ情
報が格納されており、レジスタ５９．６０，６１に保持
された値をアドレスとして読み出された出力データを、
対応する各クロスパスインチと格納先アドレス生成論理
回路１５〜１８へ入力する。各クロスバスイッチでは、
その出力データより主記憶装置バンク０〜３のいずれか
を各ベクトルオペラントバッファに接続する。
２０，２１．２２への入力主記憶装置バンクセレクタ情
報が格納されており、レジスタ５９．６０，６１に保持
された値をアドレスとして読み出された出力データを、
対応する各クロスパスインチと格納先アドレス生成論理
回路１５〜１８へ入力する。各クロスバスイッチでは、
その出力データより主記憶装置バンク０〜３のいずれか
を各ベクトルオペラントバッファに接続する。
図でＭＯ〜Ｍ３のうちＬＬ Ｉ ＩＩとなったとき、そ
の対応する主記憶バンク○〜３に当該バッファバンクが
接続される。
の対応する主記憶バンク○〜３に当該バッファバンクが
接続される。
第１０図に、格納先アドレス生成回路の一例を示す。
同図において、入力信号は、主記憶装置バンク０からの
データ到着信号ＶＤＳからの出力データである信号ＡＯ
，ＢＯ，ＣＯ，ＤＯで、各々値がＩＩ Ｉ ＩＩのとき
、ベクトルオペラントバッファのバンク１９〜２２が主
記憶装置バンクＯに接続されることを示す。主記憶装置
バンク０が少なくとも１つ以上のベクトルオペラントバ
ッファのバンクと接続されることを示すＯＲ回路６３の
出力と、主記憶装置バンク０からのデータ到着信号は、
ＡＮＤ回路６４によりアンドされ、データ取り込み信号
として出力される。また、信号Ａ○、ＢＯ。
データ到着信号ＶＤＳからの出力データである信号ＡＯ
，ＢＯ，ＣＯ，ＤＯで、各々値がＩＩ Ｉ ＩＩのとき
、ベクトルオペラントバッファのバンク１９〜２２が主
記憶装置バンクＯに接続されることを示す。主記憶装置
バンク０が少なくとも１つ以上のベクトルオペラントバ
ッファのバンクと接続されることを示すＯＲ回路６３の
出力と、主記憶装置バンク０からのデータ到着信号は、
ＡＮＤ回路６４によりアンドされ、データ取り込み信号
として出力される。また、信号Ａ○、ＢＯ。
Ｃｏ、Ｄｏは、プライオリティエンコーダ６５へ入力さ
れ、出力されたベクトルオペランドバッファのバンクア
ドレスは、Ｄバンクアドレス６６へセットされ、同時に
、エントリアドレスＥ６７が＋１更新される。アダー６
８は、０からエントリ最大アドレスへカウントアツプし
、Ｏヘラツブアラウンドする回路である。
れ、出力されたベクトルオペランドバッファのバンクア
ドレスは、Ｄバンクアドレス６６へセットされ、同時に
、エントリアドレスＥ６７が＋１更新される。アダー６
８は、０からエントリ最大アドレスへカウントアツプし
、Ｏヘラツブアラウンドする回路である。
主記憶装置のバンク０〜３の各データ端子５〜８よりデ
ータが送出されて、ベクトルオペランドバッファのクロ
スバスイッチ１０にこれが到着すると、先頭アドレスと
インクリメント値を記憶している論理回路９からの制御
信号により、クロスバスイッチ１０が動作し、入力デー
タは各ブロック分けされた１つのバンク１９〜２２に分
配される。
ータが送出されて、ベクトルオペランドバッファのクロ
スバスイッチ１０にこれが到着すると、先頭アドレスと
インクリメント値を記憶している論理回路９からの制御
信号により、クロスバスイッチ１０が動作し、入力デー
タは各ブロック分けされた１つのバンク１９〜２２に分
配される。
バンク１９〜２２内では、格納先アドレス生成論理回路
１５〜１８により指定されたバッファメモリ１１〜１４
に入力データが格納される。
１５〜１８により指定されたバッファメモリ１１〜１４
に入力データが格納される。
第３図は、格納先アドレス生成論理回路の機能フローで
あり、この回路が接続された記憶バンクのデータ到着に
より起動される。
あり、この回路が接続された記憶バンクのデータ到着に
より起動される。
当該記憶バンクからデータが到着すると、当該記憶バン
クに接続されたベクトルオペラントバッフアバンクがあ
るか否かを調べ（Ｓ３１）、なければ処理を終了し、あ
れば、本記憶バンクの最初のデータか否かを調べる（Ｓ
３２）。最初のデータでなければ処理Ｓ３４に進む。最
初のデータであれば、本記憶バンクに接続されたバッフ
ァバンクをバンク０から昇順に検査し、最初のバンクア
ドレスｉをＤバンクアドレスＢにセットし、さらにバン
ク内エントリアドレスＥを“ＯＮにセットする（Ｓ３３
）。次に、ＤバンクアドレスＢおよびバンク内エントリ
アドレスＥに従って到着データをオペランドバッファに
格納する（５３．４）。
クに接続されたベクトルオペラントバッフアバンクがあ
るか否かを調べ（Ｓ３１）、なければ処理を終了し、あ
れば、本記憶バンクの最初のデータか否かを調べる（Ｓ
３２）。最初のデータでなければ処理Ｓ３４に進む。最
初のデータであれば、本記憶バンクに接続されたバッフ
ァバンクをバンク０から昇順に検査し、最初のバンクア
ドレスｉをＤバンクアドレスＢにセットし、さらにバン
ク内エントリアドレスＥを“ＯＮにセットする（Ｓ３３
）。次に、ＤバンクアドレスＢおよびバンク内エントリ
アドレスＥに従って到着データをオペランドバッファに
格納する（５３．４）。
続いて、ＤバンクアドレスＢの次からオペランドバッフ
ァの最終バンクまでに本記憶バンクに接続されたバッフ
ァバンクがあるか否かを調へる（Ｓ３５）。あれば、Ｄ
バンクアドレスＢに次の接続されたバッファバンクアド
レスＪをセットする（５３６）。なければ、Ｄバンクア
ドレスＢにバンクアドレス１をセットし、エントリアド
レスＥを” ＋ １ ”する（Ｓ３７）。その後、エン
トリアドレスＥがバッファバンク内エントリ数を越えて
いるか否かを調べ（Ｓ３８）、越えていなければ処理を
終了し、越えていればエントリアドレスＥをＩＩ Ｏ１
１にセットして（Ｓ３９）、処理を終了する。
ァの最終バンクまでに本記憶バンクに接続されたバッフ
ァバンクがあるか否かを調へる（Ｓ３５）。あれば、Ｄ
バンクアドレスＢに次の接続されたバッファバンクアド
レスＪをセットする（５３６）。なければ、Ｄバンクア
ドレスＢにバンクアドレス１をセットし、エントリアド
レスＥを” ＋ １ ”する（Ｓ３７）。その後、エン
トリアドレスＥがバッファバンク内エントリ数を越えて
いるか否かを調べ（Ｓ３８）、越えていなければ処理を
終了し、越えていればエントリアドレスＥをＩＩ Ｏ１
１にセットして（Ｓ３９）、処理を終了する。
以上の動作により、到着データは所定のバッファ位置に
格納され１次データの到着に備える。
格納され１次データの到着に備える。
これによって、主記憶装置から到着したデータは、４バ
ンクが独立して動作することにより、同時にバッファメ
モリに格納される。
ンクが独立して動作することにより、同時にバッファメ
モリに格納される。
第４図に、主記憶装置側で各バンクに割り当てられた８
バイトずつのデータ配列の例を示す。
バイトずつのデータ配列の例を示す。
同図において、主記憶では、３２バイト境界で分割さ′
れ、さらに各々８バイトの領域に４分割されて、先頭か
らバンク０、バンク１、バンク２、バンク３としておく
。この例においては、命令プロセッサからのリクエスト
により、データ０ （８〜１６）をバンク１に、データ
１（３２〜４０）をバンクＯに、データ２（５６〜６４
）をバンク３に、データ３（８０〜８８）をバンク２に
、データ４（１０４〜１１２）をバンク１に、それぞれ
割り当てる。先頭アドレスは８番地であり、この先頭ア
ドレス８番地から次のバンク割り当ての先頭３２番地ま
でのインクリメント値（周期）は３×８バイト＝２４バ
イトである。主記憶上の割り当てのもとでは、このよう
に一定のインクリメント値を持ったデータとバンクとの
対応が、一定のリピート性を持っている。第２図の場合
、クロスバ論理回路９に、データ長８バイトと先頭アド
レス８番地とインクリメント値２４バイトとを記憶させ
ておくことにより、データ０がバンク１、データ１がバ
ンクＯ、データ２がバンク３、データ３がバンク２．デ
ータ４がバンク１に、それぞれ割り当てられる。したが
って、複数の記憶バンクから読み出される配列データの
順序性が保証されなくても、各データは独立にそのバン
クから対応する同し番号のオペラントバッファのバンク
に入力され、そのバッファメモリに格納されることにな
る。
れ、さらに各々８バイトの領域に４分割されて、先頭か
らバンク０、バンク１、バンク２、バンク３としておく
。この例においては、命令プロセッサからのリクエスト
により、データ０ （８〜１６）をバンク１に、データ
１（３２〜４０）をバンクＯに、データ２（５６〜６４
）をバンク３に、データ３（８０〜８８）をバンク２に
、データ４（１０４〜１１２）をバンク１に、それぞれ
割り当てる。先頭アドレスは８番地であり、この先頭ア
ドレス８番地から次のバンク割り当ての先頭３２番地ま
でのインクリメント値（周期）は３×８バイト＝２４バ
イトである。主記憶上の割り当てのもとでは、このよう
に一定のインクリメント値を持ったデータとバンクとの
対応が、一定のリピート性を持っている。第２図の場合
、クロスバ論理回路９に、データ長８バイトと先頭アド
レス８番地とインクリメント値２４バイトとを記憶させ
ておくことにより、データ０がバンク１、データ１がバ
ンクＯ、データ２がバンク３、データ３がバンク２．デ
ータ４がバンク１に、それぞれ割り当てられる。したが
って、複数の記憶バンクから読み出される配列データの
順序性が保証されなくても、各データは独立にそのバン
クから対応する同し番号のオペラントバッファのバンク
に入力され、そのバッファメモリに格納されることにな
る。
いま、ベクトル要素の番号付けを、先頭から１゜０．２
，３． ・・・・としたとき、ベクトルの先頭アドレ
ス（０番要素アドレス）をＡと置き、インクリメント値
をＩＮＣと置く。
，３． ・・・・としたとき、ベクトルの先頭アドレ
ス（０番要素アドレス）をＡと置き、インクリメント値
をＩＮＣと置く。
Ｏ番目とｎ番目のベクトル要素で、アクセスする主記憶
アドレスがモジュロ３２で一致するためには、下記（１
）式、（２）式が成立すればよい。
アドレスがモジュロ３２で一致するためには、下記（１
）式、（２）式が成立すればよい。
Ａ＋ＩＮＣｘｎ＝Ａ＋３２Ｘｍ・・・・・ （１）ＩＮ
ＣＸｎ＝３２Ｘｍ・Ｈ＋ ＨＨＨＨｊ ＋ （２）こ
こで、ｍは任意の整数である。上式（１）（２）で、１
つのベクトル要素を８バイトにした場合、インクリメン
ト値ＩＮＣを、 ＩＮＣ＝８Ｘ４ （△＝Ｏ，＋１．＋２．−’−−）と
置けば１次式が成立する。
ＣＸｎ＝３２Ｘｍ・Ｈ＋ ＨＨＨＨｊ ＋ （２）こ
こで、ｍは任意の整数である。上式（１）（２）で、１
つのベクトル要素を８バイトにした場合、インクリメン
ト値ＩＮＣを、 ＩＮＣ＝８Ｘ４ （△＝Ｏ，＋１．＋２．−’−−）と
置けば１次式が成立する。
△Ｘｎ＝４Ｘｍ・・・・・・・・・・・・ （３）△が
任意の整数であるとき、上式（３）を満たすｎの最小値
は４である。従って、バンクのアクセスパターンは４要
素毎にリピートする。
任意の整数であるとき、上式（３）を満たすｎの最小値
は４である。従って、バンクのアクセスパターンは４要
素毎にリピートする。
すなわち、ベクトル要素を（０，４，８，１２゜・）＋
（］−＋ Ｄ、９１ １３． ・ ・ ・ ・）
（２，６，１０，１４，・ ・ ・ ・）、（３，７゜
１１．１５． ・・・・・）の４集合に分けると。
（］−＋ Ｄ、９１ １３． ・ ・ ・ ・）
（２，６，１０，１４，・ ・ ・ ・）、（３，７゜
１１．１５． ・・・・・）の４集合に分けると。
各集合中の要素は同一のバンクがらデータが到来するこ
とになる。このように、記憶装置のデータ境界が３２バ
イト、ベクトル要素が８バイトのときには、４バンク、
８バンク、１２バンク、・・・に分けることにより、一
定周期毎のデータバイトは同一のバンクから入力するこ
とになる。
とになる。このように、記憶装置のデータ境界が３２バ
イト、ベクトル要素が８バイトのときには、４バンク、
８バンク、１２バンク、・・・に分けることにより、一
定周期毎のデータバイトは同一のバンクから入力するこ
とになる。
一般的には、ベクトルオペランドバッファのバンク数は
、記憶バンクの個数およびそのデータ幅および配列デー
タのデータ幅に基づいて決定できる。
、記憶バンクの個数およびそのデータ幅および配列デー
タのデータ幅に基づいて決定できる。
１つの記憶バンク内では、データの順序性が保証されて
いるので、到着データは順番にバッファメモリに格納し
ていけばよい、また、後述するように複数のバッファバ
ンク相互の間でもデータ格納領域に予め順序性が付与さ
れている。
いるので、到着データは順番にバッファメモリに格納し
ていけばよい、また、後述するように複数のバッファバ
ンク相互の間でもデータ格納領域に予め順序性が付与さ
れている。
第５図は、８バイトデータの集合についての記憶バンク
とへクトルオペランドバソファのバンクとの対応関係を
示す図である。
とへクトルオペランドバソファのバンクとの対応関係を
示す図である。
第５図において、２３〜２６は記憶バンクＯ〜３におけ
るデータ出力端子であり、２７〜３０はベクトルオペラ
ンドバッファのバンクであり。
るデータ出力端子であり、２７〜３０はベクトルオペラ
ンドバッファのバンクであり。
３１〜３４は各記憶バンク毎の格納先アドレス生成論理
回路であり、３５〜３８は各オペランドバッファバンク
内のバッファメモリである。
回路であり、３５〜３８は各オペランドバッファバンク
内のバッファメモリである。
第５図の構成は、第４図と対応しており、記憶装置側の
バンク０からはデータ１，５，９． ・・・が、バン
クｌからはデータ０，４，８． ・・・が、バンク２
からはデータ３，７，１１．．１５． ・・・・が、
バンク３からはデータ２，６，１０，１４゜・・・・が
、それぞれ送出される。これに対して、ベクトルオペラ
ンドバッファの各バンク２７〜３０の各データ格納領域
には予め順序性が付与されている。すなわち、リクエス
トの若い順にデ−夕の格納領域ＶＯＢ Ｏ０−ＶＯＢ
Ｏ３がそれぞれバンク２７から３０の先頭アドレスに割
当てられ。
バンク０からはデータ１，５，９． ・・・が、バン
クｌからはデータ０，４，８． ・・・が、バンク２
からはデータ３，７，１１．．１５． ・・・・が、
バンク３からはデータ２，６，１０，１４゜・・・・が
、それぞれ送出される。これに対して、ベクトルオペラ
ンドバッファの各バンク２７〜３０の各データ格納領域
には予め順序性が付与されている。すなわち、リクエス
トの若い順にデ−夕の格納領域ＶＯＢ Ｏ０−ＶＯＢ
Ｏ３がそれぞれバンク２７から３０の先頭アドレスに割
当てられ。
後続のリクエストについては順次バンク２７〜３０の凍
原のアドレスに割当てられている。第４図および第５図
の例では、ベクトルオペランドバッファ側で、クロスバ
スイッチにより、各々のバンク２７〜３０は、データの
読み出しに先立って、記憶装置側の特定の１つのバンク
端子２３〜２６と接続される。すなわち、記憶バンクＯ
をバッファバンク２８に、記憶バンク１をバッファバン
ク２７に、記憶バンク２をバッファバンク３０に、記憶
バンク３をバッファバンク２９に、それぞれ接続する。
原のアドレスに割当てられている。第４図および第５図
の例では、ベクトルオペランドバッファ側で、クロスバ
スイッチにより、各々のバンク２７〜３０は、データの
読み出しに先立って、記憶装置側の特定の１つのバンク
端子２３〜２６と接続される。すなわち、記憶バンクＯ
をバッファバンク２８に、記憶バンク１をバッファバン
ク２７に、記憶バンク２をバッファバンク３０に、記憶
バンク３をバッファバンク２９に、それぞれ接続する。
このように、バンク分けされたオペランドバッファバン
ク２７〜３０と記憶装置のバンク０〜３の対応付けが行
われる。従って、所期の通り、バンク２７のバッファメ
モリ３５は０，４゜８、・・・番目に要求されたデータ
を格納し、バンク２８のバッファメモリ３６は１，５，
９． ・・・番目に要求されたデータを格納し、バン
ク２９のバッファメモリ３７は２，６，１０． ・・
・番目に要求されたデータを格納し、バンク３０のバッ
ファメモリ３８は３，７，１１． ・・・番目に要求さ
れたデータを格納する。
ク２７〜３０と記憶装置のバンク０〜３の対応付けが行
われる。従って、所期の通り、バンク２７のバッファメ
モリ３５は０，４゜８、・・・番目に要求されたデータ
を格納し、バンク２８のバッファメモリ３６は１，５，
９． ・・・番目に要求されたデータを格納し、バン
ク２９のバッファメモリ３７は２，６，１０． ・・
・番目に要求されたデータを格納し、バンク３０のバッ
ファメモリ３８は３，７，１１． ・・・番目に要求さ
れたデータを格納する。
このようにして、特定のバンク端子２３〜２６と接続さ
れた後は、各記憶バンク毎に備えられた格納先アドレス
生成論理回路３１〜３４により示される位置に、到着し
たデータを格納すればよい。
れた後は、各記憶バンク毎に備えられた格納先アドレス
生成論理回路３１〜３４により示される位置に、到着し
たデータを格納すればよい。
記憶バンク１に対してデータＯ５記憶バンクＯに対して
データ１を要求したりクエスタに対して、仮りに要求発
行が早いデータＯがバンク１から読みだされるより早く
、要求発行が遅いデータ１がバンク０から読みだされて
も、リクエスタはデータＯがバッファバンク２７に格納
されることを認知しているので、データ１を先の要求に
対するデータ０と誤認することはない。
データ１を要求したりクエスタに対して、仮りに要求発
行が早いデータＯがバンク１から読みだされるより早く
、要求発行が遅いデータ１がバンク０から読みだされて
も、リクエスタはデータＯがバッファバンク２７に格納
されることを認知しているので、データ１を先の要求に
対するデータ０と誤認することはない。
第６図は、本発明の他の実施例を示す主記憶装置上のデ
ータ配置図であって、４バイトデータの主記憶装置上の
配置例を示している。また、第７図は、第６図の場合の
記憶装置とベクトルオペラントバッファとの接続図であ
る。
ータ配置図であって、４バイトデータの主記憶装置上の
配置例を示している。また、第７図は、第６図の場合の
記憶装置とベクトルオペラントバッファとの接続図であ
る。
ここで、４バイトデータの場合の最適なバンク分は数を
検討する。前式（２）を再び使用する。
検討する。前式（２）を再び使用する。
工ＮＣＸｎ＝３２Ｘｍ ｌ ＃ ＨＨＨＨＨＨ（２）上
式（２）において、ＴＮＣはインクリメント値で、ベク
トル要素×△であり、ｎは記憶装置にアクセスした順序
番号であり１ｍは任意の整数である。ここで、ベクトル
要素を４バイトとすると、ＩＮＣ＝４Ｘ△となるから、
上式（２）は次式になる。
式（２）において、ＴＮＣはインクリメント値で、ベク
トル要素×△であり、ｎは記憶装置にアクセスした順序
番号であり１ｍは任意の整数である。ここで、ベクトル
要素を４バイトとすると、ＩＮＣ＝４Ｘ△となるから、
上式（２）は次式になる。
△Ｘｎ＝８Ｘｒｒｖ（△＝０． ±１．±２．−
・ ・）・・ ・・・・ ・ ・・・・・ （４）上式
（４）を満たすｎの最小値は８である。従って、４バイ
トデータは、８個毎に記憶装置上のバンクが繰り返され
ることになる。
・ ・）・・ ・・・・ ・ ・・・・・ （４）上式
（４）を満たすｎの最小値は８である。従って、４バイ
トデータは、８個毎に記憶装置上のバンクが繰り返され
ることになる。
記憶装置が４バンクの場合、第６図に示すように、１つ
のバンク当り２つのバッファバンクに接続すれば、先頭
アドレス８とインクリメント値１２バイトをクロスバ論
理回路に記憶することにより、ベクトルオペランドバッ
ファの同一バンク内のエントりへのデータは、記憶装置
の同一バンクから到着することになる。
のバンク当り２つのバッファバンクに接続すれば、先頭
アドレス８とインクリメント値１２バイトをクロスバ論
理回路に記憶することにより、ベクトルオペランドバッ
ファの同一バンク内のエントりへのデータは、記憶装置
の同一バンクから到着することになる。
第７図では、ベクトルオペランドバッファが８個のバン
ク５１〜５８に分割されている。バンク間の対応は、第
６図のデータ配置の場合を示している。ここでは、ベク
トルオペランドバッファのバンクの順序性を付与した配
列として、左上からまず縦に、次に順次右方向にバンク
番号を並べている。すなわち、バンク５１をバンク番号
Ｏに、バンク５２をバンク番号１に、バンク５３をバン
ク番号２に、バンク５４をバンク番号３に、・・・それ
ぞれ割り付ける。従って、第６図に示すように、記憶バ
ンクＯからの上位４バイトの端子３９にはベクトルオペ
ランドバッファのバンク番号２（つまり、バンク５３）
を、同じく下位４バイトからの端子４０にはバッファの
バンク番号５（つまり、バンク５６）を、バンク１の上
位４バイトからの端子４１にはバッファのバンク番号Ｏ
（つまり、バンク５１）を、同じく下位４バイトからの
端子４２にはバッファのバンク番号３（つまり、バンク
５４）を、・・・順次接続している。４７〜５０は各記
憶バンク毎のオペラントバッファ格納先アドレス生成論
理回路である。
ク５１〜５８に分割されている。バンク間の対応は、第
６図のデータ配置の場合を示している。ここでは、ベク
トルオペランドバッファのバンクの順序性を付与した配
列として、左上からまず縦に、次に順次右方向にバンク
番号を並べている。すなわち、バンク５１をバンク番号
Ｏに、バンク５２をバンク番号１に、バンク５３をバン
ク番号２に、バンク５４をバンク番号３に、・・・それ
ぞれ割り付ける。従って、第６図に示すように、記憶バ
ンクＯからの上位４バイトの端子３９にはベクトルオペ
ランドバッファのバンク番号２（つまり、バンク５３）
を、同じく下位４バイトからの端子４０にはバッファの
バンク番号５（つまり、バンク５６）を、バンク１の上
位４バイトからの端子４１にはバッファのバンク番号Ｏ
（つまり、バンク５１）を、同じく下位４バイトからの
端子４２にはバッファのバンク番号３（つまり、バンク
５４）を、・・・順次接続している。４７〜５０は各記
憶バンク毎のオペラントバッファ格納先アドレス生成論
理回路である。
ベクトルオペランドバッファに格納されたデータは、演
算が開始されると、オペランドがバッファメモリ■○Ｂ
ｏｏ−ＶＯＢ５Ｆから順次取り出されて、演算器に送呂
される。
算が開始されると、オペランドがバッファメモリ■○Ｂ
ｏｏ−ＶＯＢ５Ｆから順次取り出されて、演算器に送呂
される。
なお、本実施例のように４バイト幅の配列データの他に
、第４図に示したような８バイト幅の配列データを取扱
う場合には、ベクトルオペランドバッファ装置の構成と
しては、第７図の構成を採用すればよい。８バイト幅の
データを扱う場合には、連続する番号のバッファバンク
２個を同一の記憶バンクに割当てるようにすれば、第６
図の構成と等価な処理が行なえる。また、一定のデータ
の幅の配列データしか取扱わないような場合には、第２
図および第９図に示したクロスバスイッチの選択信号生
成のために用いる情報として、配列データのデータ長は
なくてもよい。
、第４図に示したような８バイト幅の配列データを取扱
う場合には、ベクトルオペランドバッファ装置の構成と
しては、第７図の構成を採用すればよい。８バイト幅の
データを扱う場合には、連続する番号のバッファバンク
２個を同一の記憶バンクに割当てるようにすれば、第６
図の構成と等価な処理が行なえる。また、一定のデータ
の幅の配列データしか取扱わないような場合には、第２
図および第９図に示したクロスバスイッチの選択信号生
成のために用いる情報として、配列データのデータ長は
なくてもよい。
以上の実施例では、８バイト＋１１４バンク構成の記憶
装置から、８バイトデータまたは４バイトデータを取り
出すベクトルオペラントバッファについて述へたが、記
憶装置の構成および取り出すデータ幅は、これ以外の寸
法のものでも全く同じようにして、本発明を適用するこ
とが可能である。
装置から、８バイトデータまたは４バイトデータを取り
出すベクトルオペラントバッファについて述へたが、記
憶装置の構成および取り出すデータ幅は、これ以外の寸
法のものでも全く同じようにして、本発明を適用するこ
とが可能である。
第８図は、本発明のさらに他の実施例を示すベクトルオ
ペラントバッファの使用方法の説明図である。
ペラントバッファの使用方法の説明図である。
同図においては、ベクトルオペラントバッファ２ａを本
来の機能回路として使用する以外に、ベクトルレジスタ
としても使用する。従って、第２図のベクトルレジスタ
４を除去して、演算器３の出力データ線をベクトルオペ
ランドバッファ２ａの入力側に接続するとともに、演算
器３に入力する入力データ線もベクトルオペランドバッ
ファ２ａの出力側に接続する。この場合、ベクトルオペ
ランドバッファ２ａのバンク数ｎのうち、ｍ個をベクト
ルオペラントバッファとして使用し、残りの（ｎ−ｍ）
個をベクトルレジスタとして使用することになる。
来の機能回路として使用する以外に、ベクトルレジスタ
としても使用する。従って、第２図のベクトルレジスタ
４を除去して、演算器３の出力データ線をベクトルオペ
ランドバッファ２ａの入力側に接続するとともに、演算
器３に入力する入力データ線もベクトルオペランドバッ
ファ２ａの出力側に接続する。この場合、ベクトルオペ
ランドバッファ２ａのバンク数ｎのうち、ｍ個をベクト
ルオペラントバッファとして使用し、残りの（ｎ−ｍ）
個をベクトルレジスタとして使用することになる。
このように、本発明においては、複数の独立動作が可能
な記憶バンクから構成される装置り、一定間隔の連続デ
ータを取り出して、高速バッファに格納するシステムに
適用すれば，極めて有効である。すなわち、データのリ
クエスト番号とバンクの対応にリピート性があることを
利用して、リクエスト番号のような情報を要求に付加せ
ずに、先頭アドレスとインクリメント値を記憶してクロ
スバスイッチで記憶装置のバンクとバッファバンクとを
対応付けて接続しておく。これにより、記憶装置の４バ
ンクが独立して、予め順序性が付与されたオペランドバ
ッファにデータを書き込むので、オペランドバッファに
格納された段階でデータの順序保証が得られる。
な記憶バンクから構成される装置り、一定間隔の連続デ
ータを取り出して、高速バッファに格納するシステムに
適用すれば，極めて有効である。すなわち、データのリ
クエスト番号とバンクの対応にリピート性があることを
利用して、リクエスト番号のような情報を要求に付加せ
ずに、先頭アドレスとインクリメント値を記憶してクロ
スバスイッチで記憶装置のバンクとバッファバンクとを
対応付けて接続しておく。これにより、記憶装置の４バ
ンクが独立して、予め順序性が付与されたオペランドバ
ッファにデータを書き込むので、オペランドバッファに
格納された段階でデータの順序保証が得られる。
［発明の効果］
以上説明したように、本発明によれば、記憶装置側のハ
ードウェアを増加することなく、読み出し配列データの
順序性を保証したべクトルオペラントバソファ装置を実
現することができる。
ードウェアを増加することなく、読み出し配列データの
順序性を保証したべクトルオペラントバソファ装置を実
現することができる。
第１図は本発明のべクトルオペランドバッファを用いた
システムのブロック図、第２図は本発明の一実施例を示
すベクトルオペラントバッファの構成図、第３図は格納
先アトレス生成論理機能フロー図、第４図は主記憶装置
のバンク割り当てと８バイトデ一タ配置図、第５図は第
４図におけるバンクとベクトルオペラントバッファとの
対応配置図、第６図は主記憶装置のハング割り当てと４
バイトデ一タ配置図、第７図は第６図におけるバンクと
べクトルオペランドバッファとの対応配置図、第８図は
本発明の他の実施例を示すベクトルオペラントバッファ
の接続図、第９図は本発明実施例におけるクロスバスイ
ッチの選択信号を生成する論理回路の一例のブロック図
、第１０図は本発明実施例におけるベクトルオペランド
パソファ側の各記憶バンク毎の格納先アトレス生成論理
回路の一例のブロック図である。 ５〜８，２３〜２６・記憶装置のバンクのデータ端子、
９・・・クロスバの選択信号生成論理回路。 １０：クロスバスイッチ、１９〜２２．２７〜３０、５
１〜５８・・・ベクトルオペランドバノファのバンク、
１５〜１８．３１〜３４．４７〜５０・・ベクトルオペ
ランドバッファ側の各記憶バンク毎の格納先アドレス生
成論理回路、２・・ベクトルオペランドバッファ、４・
ベクトルレジスタ、３演算器、１１〜１４，３５，３６
，３７．３８・・・ベクトルオペランドバッファのメモ
リ。
システムのブロック図、第２図は本発明の一実施例を示
すベクトルオペラントバッファの構成図、第３図は格納
先アトレス生成論理機能フロー図、第４図は主記憶装置
のバンク割り当てと８バイトデ一タ配置図、第５図は第
４図におけるバンクとベクトルオペラントバッファとの
対応配置図、第６図は主記憶装置のハング割り当てと４
バイトデ一タ配置図、第７図は第６図におけるバンクと
べクトルオペランドバッファとの対応配置図、第８図は
本発明の他の実施例を示すベクトルオペラントバッファ
の接続図、第９図は本発明実施例におけるクロスバスイ
ッチの選択信号を生成する論理回路の一例のブロック図
、第１０図は本発明実施例におけるベクトルオペランド
パソファ側の各記憶バンク毎の格納先アトレス生成論理
回路の一例のブロック図である。 ５〜８，２３〜２６・記憶装置のバンクのデータ端子、
９・・・クロスバの選択信号生成論理回路。 １０：クロスバスイッチ、１９〜２２．２７〜３０、５
１〜５８・・・ベクトルオペランドバノファのバンク、
１５〜１８．３１〜３４．４７〜５０・・ベクトルオペ
ランドバッファ側の各記憶バンク毎の格納先アドレス生
成論理回路、２・・ベクトルオペランドバッファ、４・
ベクトルレジスタ、３演算器、１１〜１４，３５，３６
，３７．３８・・・ベクトルオペランドバッファのメモ
リ。
Claims (1)
- 【特許請求の範囲】 １、複数の独立動作を行なう記憶バンクで構成された記
憶装置に対して要求した複数個の配列データを受け取り
、該配列データを格納するベクトルデータバッファのデ
ータ格納制御方式であって、 前記配列データと前記記憶バンクの対応関係の周期に応
じた複数個のバンクメモリでベクトルデータバッファを
構成し、 各配列データが要求された順番に応じて、当該配列デー
タが格納されるデータ格納領域を前記ベクトルデータバ
ッファの順次異なるバンクメモリ上に定めておき、 配列データが要求された順の前記各記憶バンクをそれぞ
れ前記順次異なるバンクメモリに接続し、 前記各記憶バンクから読みだされた配列データを前記接
続されたバンクメモリに順次格納することを特徴とする
データ格納制御方式。 ２、複数の独立動作を行なう記憶バンクで構成された記
憶装置より複数個の配列データを受け取り該配列データ
を格納するベクトルデータバッファ装置において、 前記記憶バンクの個数および該記憶バンクのデータ幅お
よび配列データのデータ幅に基づいて予め決定した個数
の複数のバンクメモリからなり、前記記憶装置から読み
だされた配列データを格納するベクトルデータバッファ
と、 該ベクトルデータバッファの各バンクメモリを任意の前
記記憶バンクに接続するスイッチ手段と、 少なくとも前記配列データの先頭アドレスおよびデータ
間隔に基づいて前記スイッチ手段の接続関係を制御する
スイッチ制御手段と、 前記各記憶バンクから到着する配列データを格納すべき
前記データバッファのバンクメモリおよび該バンクメモ
リ内のエントリアドレスを示すアドレス情報を生成する
格納先アドレス生成手段と を備えたことを特徴とするベクトルデータバッファ装置
。 ３、前記データバッファのバンクメモリの個数を前記記
憶バンクの個数のｎ（整数）倍とするとともに、１個の
記憶バンクのデータ幅を１個のバンクメモリのデータ幅
のｎ倍とし、ｎ個のバンクメモリを同時に１個の記憶バ
ンクに接続することを特徴とする請求項２記載のベクト
ルデータバッファ装置。 ４、複数個の記憶バンクからなる主記憶装置と、該主記
憶装置から読みだした配列データを格納する請求項２記
載のベクトルデータバッファ装置と、 該ベクトルデータバッファに格納された配列データを順
次取りだして演算を行なう演算手段と、 該演算手段の演算結果を格納するベクトルレジスタと を備えたことを特徴とするベクトルデータ処理装置。 ５、前記ベクトルデータバッファ装置が前記ベクトルレ
ジスタを兼ねたことを特徴とする請求項４記載のベクト
ルデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21075990A JP2899986B2 (ja) | 1990-08-08 | 1990-08-08 | データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 |
| US07/742,832 US5497467A (en) | 1990-08-08 | 1991-08-08 | Vector data buffer and method of reading data items from a banked storage without changing the data sequence thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21075990A JP2899986B2 (ja) | 1990-08-08 | 1990-08-08 | データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
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