JPH0231418B2 - Deetachushutsushorisochi - Google Patents
DeetachushutsushorisochiInfo
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- JPH0231418B2 JPH0231418B2 JP11016984A JP11016984A JPH0231418B2 JP H0231418 B2 JPH0231418 B2 JP H0231418B2 JP 11016984 A JP11016984 A JP 11016984A JP 11016984 A JP11016984 A JP 11016984A JP H0231418 B2 JPH0231418 B2 JP H0231418B2
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- ram
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- 238000013075 data extraction Methods 0.000 claims description 7
- 239000000872 buffer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 5
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 2
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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- Advance Control (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は命令語処理等に用いるデータ抽出処理
装置に関する。
装置に関する。
（従来技術）
従来の命令語処理等に用いるデータ抽出処理装
置は、最小必要とするｐ（正整数）バイトの命令
語に対して少くとも3pバイト以上の命令語バツ
フアを持ち、記憶装置から読み出されてくる2p
バイトのデータをこのバツフアに格納し、ｐバイ
ト以上の空きが生じている場合には、後続の2p
バイトのデータを読み出すとともに命令語バツフ
アを遂時左詰めにして行き、新しい2pバイトの
データを格納するようにしている。3pバイト以
上の命令語バツフアにおいて、ｐバイトや2pバ
イト分の左シフトは膨大な接続配線と選択回路と
選択制御回路とを必要とする。
置は、最小必要とするｐ（正整数）バイトの命令
語に対して少くとも3pバイト以上の命令語バツ
フアを持ち、記憶装置から読み出されてくる2p
バイトのデータをこのバツフアに格納し、ｐバイ
ト以上の空きが生じている場合には、後続の2p
バイトのデータを読み出すとともに命令語バツフ
アを遂時左詰めにして行き、新しい2pバイトの
データを格納するようにしている。3pバイト以
上の命令語バツフアにおいて、ｐバイトや2pバ
イト分の左シフトは膨大な接続配線と選択回路と
選択制御回路とを必要とする。
また、他の従来のデータ抽出処理装置は、最小
必要とするｐバイトの命令語に対して2pバイト
の命令語バツフアとｍ（正整数）語×2pバイトの
レジスタフアイルとを持ち、2pバイトの命令語
バツフアには、前記レジスタフアイルの所望の位
置から連続する2pバイトを読み出して格納し、
前記レジスタフアイルを使い切つてｐバイト以下
のデータが残されるときは、このｐバイト分のみ
2pバイトの命令語バツフアの前半ｐバイトに格
納し、前記レジスタフアイルが空になつた時点
で、次のメモリアクセスを行い、連続するｍ語×
2pバイトのデータを記憶装置に要求し、レジス
タフアイルに格納が始つた段階かまたは格納が終
了した段階で、先頭のｐバイトのデータをレジス
タフアイルから取り出し、命令語バツフアの後半
ｐバイトに格納して、2pバイトの命令語を得て
いる。この装置では、レジスタフアイル内のデー
タが使い尽されないと次のメモリアクセスができ
ないという欠点と、命令語バツフアが前半のｐバ
イトが格納された時点から後半のｐバイトが格納
されて有効な2pバイトのデータが揃うまで、ハ
ードウエアが専有された状態となり、高速な転送
処理ができないという欠点がある。
必要とするｐバイトの命令語に対して2pバイト
の命令語バツフアとｍ（正整数）語×2pバイトの
レジスタフアイルとを持ち、2pバイトの命令語
バツフアには、前記レジスタフアイルの所望の位
置から連続する2pバイトを読み出して格納し、
前記レジスタフアイルを使い切つてｐバイト以下
のデータが残されるときは、このｐバイト分のみ
2pバイトの命令語バツフアの前半ｐバイトに格
納し、前記レジスタフアイルが空になつた時点
で、次のメモリアクセスを行い、連続するｍ語×
2pバイトのデータを記憶装置に要求し、レジス
タフアイルに格納が始つた段階かまたは格納が終
了した段階で、先頭のｐバイトのデータをレジス
タフアイルから取り出し、命令語バツフアの後半
ｐバイトに格納して、2pバイトの命令語を得て
いる。この装置では、レジスタフアイル内のデー
タが使い尽されないと次のメモリアクセスができ
ないという欠点と、命令語バツフアが前半のｐバ
イトが格納された時点から後半のｐバイトが格納
されて有効な2pバイトのデータが揃うまで、ハ
ードウエアが専有された状態となり、高速な転送
処理ができないという欠点がある。
（発明の目的）
本発明の目的は上述の欠点を除去したデータ抽
出処理装置を提供することにある。
出処理装置を提供することにある。
（発明の構成）
本発明の装置は、それぞれ2p（ｐは正整数）バ
イトの容量を有する第１および第２の格納手段
と、ｍ（正整数）個の記憶領域を有し各該記憶領
域がそれぞれ2pバイトの容量を持つ第１の記憶
手段と、予め定めた周期で前記第１の記憶手段に
対する読出し動作と書込み動作とを交互に切り換
える切換え手段と、前記書込み動作期間中は書込
みアドレスを前記第１の記憶手段に供給して第２
の記憶手段からの2pバイトの書込みデータを格
納させ前記読出し動作期間中は読み出しアドレス
を前記第１の記憶手段に供給して前記第１の格納
手段にｐバイトまたは2pバイトの読出しデータ
を格納させるアクセス手段と、前記第２の記憶手
段内の（2p×ｍ）バイトのデータを2pバイトづ
つｍ回転送して前記第１の記憶手段に格納させる
メモリアクセス手段と、前記第１の格納手段内の
2pバイトのデータを直接または上位ｐバイトと
下位ｐバイトとを交換して前記第２の格納手段に
格納するアライメント手段と、現在前記第１の格
納手段に格納されている2pバイトのデータのう
ちの所望のｐバイトと次に前記メモリアクセス手
段により前記第２の記憶手段から前記第１の記憶
手段に格納される新たな（2p×ｍ）バイトのデ
ータのうちの所望のｐバイトとを前記アライメン
ト手段に転送するために現在前記第１の格納手段
に格納されているデータが有効であることを表示
する表示手段とから構成される。
イトの容量を有する第１および第２の格納手段
と、ｍ（正整数）個の記憶領域を有し各該記憶領
域がそれぞれ2pバイトの容量を持つ第１の記憶
手段と、予め定めた周期で前記第１の記憶手段に
対する読出し動作と書込み動作とを交互に切り換
える切換え手段と、前記書込み動作期間中は書込
みアドレスを前記第１の記憶手段に供給して第２
の記憶手段からの2pバイトの書込みデータを格
納させ前記読出し動作期間中は読み出しアドレス
を前記第１の記憶手段に供給して前記第１の格納
手段にｐバイトまたは2pバイトの読出しデータ
を格納させるアクセス手段と、前記第２の記憶手
段内の（2p×ｍ）バイトのデータを2pバイトづ
つｍ回転送して前記第１の記憶手段に格納させる
メモリアクセス手段と、前記第１の格納手段内の
2pバイトのデータを直接または上位ｐバイトと
下位ｐバイトとを交換して前記第２の格納手段に
格納するアライメント手段と、現在前記第１の格
納手段に格納されている2pバイトのデータのう
ちの所望のｐバイトと次に前記メモリアクセス手
段により前記第２の記憶手段から前記第１の記憶
手段に格納される新たな（2p×ｍ）バイトのデ
ータのうちの所望のｐバイトとを前記アライメン
ト手段に転送するために現在前記第１の格納手段
に格納されているデータが有効であることを表示
する表示手段とから構成される。
（実施例）
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の一実施例を示す第１図において、本実
施例は、主記憶装置１と、４バイト分のラツチ部
を内蔵し４語×４バイトの容量を持つ読出しおよ
び書込み可能メモリ（以下、RAMと称す）２と
データレジスタ３と、１マシンサイクルの半分の
周期でRAM３の読出し（リード）動作と書込み
（ライト）動作とを交互に切り換える切換え器４
と、前記ライト動作期間中はライト（書込み）ア
ドレスをRAM２に供給しライト（書込み）クロ
ツクにより４バイトの書込みデータを格納させ前
記リード動作期間中はリード（読出し）アドレス
をRAM２に供給し４バイトの前記ラツチ部を介
してRAM２の外部に読み出させるRAMアクセ
ス機構６と、主記憶アクセス制御機構７と、アラ
イメント器８と、残余インジケータ５と、RAM
２の左側２バイト分をアクセスするリード／ライ
トアドレス線１００と、RAMの右側２バイト分
をアクセスするリード／ライトアドレス線１０１
と、アライメント選択線１０２と、インジケータ
線１０３と、主記憶データ読出し線１０４と、
RAMデータ読出し線１０５および１０６と、ア
ライメント線１０７および１０８とから構成され
る。
施例は、主記憶装置１と、４バイト分のラツチ部
を内蔵し４語×４バイトの容量を持つ読出しおよ
び書込み可能メモリ（以下、RAMと称す）２と
データレジスタ３と、１マシンサイクルの半分の
周期でRAM３の読出し（リード）動作と書込み
（ライト）動作とを交互に切り換える切換え器４
と、前記ライト動作期間中はライト（書込み）ア
ドレスをRAM２に供給しライト（書込み）クロ
ツクにより４バイトの書込みデータを格納させ前
記リード動作期間中はリード（読出し）アドレス
をRAM２に供給し４バイトの前記ラツチ部を介
してRAM２の外部に読み出させるRAMアクセ
ス機構６と、主記憶アクセス制御機構７と、アラ
イメント器８と、残余インジケータ５と、RAM
２の左側２バイト分をアクセスするリード／ライ
トアドレス線１００と、RAMの右側２バイト分
をアクセスするリード／ライトアドレス線１０１
と、アライメント選択線１０２と、インジケータ
線１０３と、主記憶データ読出し線１０４と、
RAMデータ読出し線１０５および１０６と、ア
ライメント線１０７および１０８とから構成され
る。
第２図は第１図に示したRAM２、RAMアク
セス機構６、アライメント器８及びデータレジス
タ３の詳細図であり、それぞれ４語×２バイトか
らなるRAM本体部２１および２２と、それぞれ
２バイトからなるラツチ部２３および２４と、
RAM書込みアドレスポインタ（以下WPと略す）
格納部６１と、RAM読出しアドレスポインタ
（以下RPと略す）格納部６２と、WP入力データ
切換え器６３と、RP入力データ切換え器６４と、
上位２バイト読出しポインタ加算回路６５と、上
位２バイトRAMアドレス切換え回路６６と、下
位２バイトRAMアドレス切換え回路６７と、書
込みポインタ更新回路６８と、読出しポインタ更
新回路６９と、上位２バイトRAMデータアライ
メント器８１と、下位２バイトRAMデータアラ
イメント器８２と、上位データレジスト３１と、
下位データレジスタ３２とを含む。本実施例につ
いて、以下、RAM２を命令バツフアとして使用
する例につき説明する。
セス機構６、アライメント器８及びデータレジス
タ３の詳細図であり、それぞれ４語×２バイトか
らなるRAM本体部２１および２２と、それぞれ
２バイトからなるラツチ部２３および２４と、
RAM書込みアドレスポインタ（以下WPと略す）
格納部６１と、RAM読出しアドレスポインタ
（以下RPと略す）格納部６２と、WP入力データ
切換え器６３と、RP入力データ切換え器６４と、
上位２バイト読出しポインタ加算回路６５と、上
位２バイトRAMアドレス切換え回路６６と、下
位２バイトRAMアドレス切換え回路６７と、書
込みポインタ更新回路６８と、読出しポインタ更
新回路６９と、上位２バイトRAMデータアライ
メント器８１と、下位２バイトRAMデータアラ
イメント器８２と、上位データレジスト３１と、
下位データレジスタ３２とを含む。本実施例につ
いて、以下、RAM２を命令バツフアとして使用
する例につき説明する。
今、命令アドレスが（4n＋２）番地（ｎは０
以上の整数）であるとき、4n番地から始まる16
バイトのデータの命令語を主記憶手段１から取り
出し、命令バツフア２を介して、先頭から３バイ
ト目の４バイトデータをデータレジスタ３に格納
するための動作は以下のとおりである。メモリア
クセス制御機構７は4n番地から始まる16バイト
データの命令語を得るために主記憶装置１をアク
セスするとともに、格納部６１に“00”なるWR
を設定し、格納部６２に“001”なるRPを設定す
る。“00”のデータはWP入力データ切換え器６
３を介して、“001”のデータはRP入力データ切
換え器６４を介してそれぞれ与えられる。主記憶
装置１はメモリアクセスに応答して、まず、4n
番地の４バイトのデータを転送してくる。リー
ド／ライト切換え器４は書込みサイクル時は1/2
マシンサイクルでWP格納部６１の内容を選択す
るよう回路６６を制御する。この結果、最初の書
込みサイクルで４バイトのデータは命令バツフア
２１および２２の“00”なるアドレスに２バイト
づつ格納される。次に主記憶装置１は（4n＋４）
番地の４バイトのデータを転送してくる。リー
ド／ライト切換え器４は次の書込みサイクル時に
上述と同様にWP格納部６１の内容を選択する。
このとき、WP格納部６１の内容は前の書込みサ
イクル終了後の1/2マシンサイクルで書込みポイ
ンタ更新回路６８により＋１だけ加算されてい
る。これにより、２回目の書込みサイクルでは、
主記憶装置１から取り出された４バイトのデータ
は命令バツフア２１および２２の“01”なるアド
レスに２バイトづつ格納される。以下、同様に、
主記憶装置１の（4n＋８）番地および（4n＋12）
番地からの各４バイトのデータは命令バツフア２
１および２２の“10”、“11”なるアドレスに２バ
イトづつ格納される。リード／ライト切換え器４
は、読出しサイクル時には、書込みサイクルとは
別の1/2マシンサイクルでRF格納部６２の内容を
選択するよう回路６６を制御する。命令バツフア
２１および２２を２バイトづつ上位と下位とに分
けて考える。RPは３ビツトで構成され、上位２
ビツトはRAMアドレスを示し、下位１ビツトは
上位命令バツフア２１と下位命令バツフア２２と
の選択に用いる。ここでは、RPは“001”である
ため、RAMアドレス“00”、下位命令バツフア
２２を指定している。このRPの上位２ビツトは
回路６７に与えられる。同時に、回路６６には、
上位２バイト読出しポインタ加算回路６５でRP
の上位２ビツトを＋１加算した“01”が与えられ
る。主記憶装置１から4n番地及び（4n＋４）番
地の内容が命令バツフア２１および２２に抽出さ
れた段階で、有効な読出しサイクルが開始され
る。読出しサイクルにおいて、ラツチ部２３およ
び２４へはそれぞれ切換え回路６６および６７か
らのアドレス“01”および“00”に応答して命令
バツフア２１のアドレス“01”のデータおよび命
令バツフア２２のアドレス“00”のデータが取り
出され、続いてRAMデータ読出線１０５および
１０６を介して上位２バイトRAMデータアライ
メント器８１および下位２バイトRAMデータア
ライメント器８２に転送される。RPの下位１ビ
ツトが“１”のときには、RAMデータアライメ
ント器８１および８２はそれぞれ下位RAMデー
タ読出し線１０６および上位RAMデータ読出し
線１０５が選択される。これにより、上位データ
レジスタ３１および下位データレジスタ３２には
アライメント線１０７および１０８を介してそれ
ぞれラツチ部２４および２３のデータが転送され
る。命令バツフア２１の各２バイトデータを格納
アドレスの低い順にIB00，IB10，IB20およびIB30
とし、命令バツフア２２の各２バイトデータを格
納アドレスの低い順にIB01，IB11，IB21および
IB31とすると、データレジスタ３１および３２に
格納されるデータはIB01およびIB10である。IB01
およびIB10は主記憶装置１の（4n＋２）番地から
始まる４バイトのデータである。データレジスタ
３１および３２の内容が処理されたあとはRPは
読出しポインタ更新回路６９により＋２の加算が
行われ、更新されたRP“011”がRAM読出しア
ドレスポインタ入力データ切換え器６４を介して
格納部６２に設定される。上述と同様の動作で、
データレジスタ３１および３２にはそれぞれ主記
憶装置１の（4n＋６）番地に対応する命令バツ
フア２２および２１のデータIB11およびIB20のデ
ータが、さらに、更新されるRP“101”により主
記憶装置１の（4n＋10）番地に対応する命令バ
ツフア２２および２１のデータIB21およびIB30が
格納される。さらに、更新されるRP“111”によ
り、記憶装置１の（4n＋14番地）に対応する命
令バツフア２２のデータIB31がラツチ部２４に転
送された時点で、命令バツフア２１および２２は
空の状態となる。このとき、ラツチ部２３には、
IB00の内容が格納される。この状態で、主記憶装
置１に次の16バイトのリードアクセスを行い、
（4n＋16）番地から始まる16バイトのデータすな
わちIB00′，IB01′，IB10′，IB11′，IB21′，IB30′
お
よびIB31′を上述と同様に命令バツフア２１およ
び２２に抽出する。ラツチ部２４には有効な２バ
イトの残余バイトが格納されていることを示す残
余インジケータ５がオン状態に設定される。残余
インジケータ５がオンのときにはラツチ部２４へ
のデータの格納が抑止される。この結果、主記憶
装置１の（4n＋16）番地から始まる２バイトの
データIB00′のみがラツチ部２３に格納され、こ
のあと、ラツチ部２３および２４の内容が、アラ
イメント器８１および８２でアライメントされ、、
レジスタ３１および３２に主記憶装置１の（4n
＋14）番地に続く４バイトのデータIB31および
IB00′が格納されることになる。データレジスタ
３１および３２の内容が処理されたあと、RPは
＋２加算され“111”の状態から“001”となる。
キヤリービツトは捨てられる。以下、同様に、
IB01′およびIB10′，IB11′およびIB20′の順でデータ
レジスタ３１および３２に取出される。
以上の整数）であるとき、4n番地から始まる16
バイトのデータの命令語を主記憶手段１から取り
出し、命令バツフア２を介して、先頭から３バイ
ト目の４バイトデータをデータレジスタ３に格納
するための動作は以下のとおりである。メモリア
クセス制御機構７は4n番地から始まる16バイト
データの命令語を得るために主記憶装置１をアク
セスするとともに、格納部６１に“00”なるWR
を設定し、格納部６２に“001”なるRPを設定す
る。“00”のデータはWP入力データ切換え器６
３を介して、“001”のデータはRP入力データ切
換え器６４を介してそれぞれ与えられる。主記憶
装置１はメモリアクセスに応答して、まず、4n
番地の４バイトのデータを転送してくる。リー
ド／ライト切換え器４は書込みサイクル時は1/2
マシンサイクルでWP格納部６１の内容を選択す
るよう回路６６を制御する。この結果、最初の書
込みサイクルで４バイトのデータは命令バツフア
２１および２２の“00”なるアドレスに２バイト
づつ格納される。次に主記憶装置１は（4n＋４）
番地の４バイトのデータを転送してくる。リー
ド／ライト切換え器４は次の書込みサイクル時に
上述と同様にWP格納部６１の内容を選択する。
このとき、WP格納部６１の内容は前の書込みサ
イクル終了後の1/2マシンサイクルで書込みポイ
ンタ更新回路６８により＋１だけ加算されてい
る。これにより、２回目の書込みサイクルでは、
主記憶装置１から取り出された４バイトのデータ
は命令バツフア２１および２２の“01”なるアド
レスに２バイトづつ格納される。以下、同様に、
主記憶装置１の（4n＋８）番地および（4n＋12）
番地からの各４バイトのデータは命令バツフア２
１および２２の“10”、“11”なるアドレスに２バ
イトづつ格納される。リード／ライト切換え器４
は、読出しサイクル時には、書込みサイクルとは
別の1/2マシンサイクルでRF格納部６２の内容を
選択するよう回路６６を制御する。命令バツフア
２１および２２を２バイトづつ上位と下位とに分
けて考える。RPは３ビツトで構成され、上位２
ビツトはRAMアドレスを示し、下位１ビツトは
上位命令バツフア２１と下位命令バツフア２２と
の選択に用いる。ここでは、RPは“001”である
ため、RAMアドレス“00”、下位命令バツフア
２２を指定している。このRPの上位２ビツトは
回路６７に与えられる。同時に、回路６６には、
上位２バイト読出しポインタ加算回路６５でRP
の上位２ビツトを＋１加算した“01”が与えられ
る。主記憶装置１から4n番地及び（4n＋４）番
地の内容が命令バツフア２１および２２に抽出さ
れた段階で、有効な読出しサイクルが開始され
る。読出しサイクルにおいて、ラツチ部２３およ
び２４へはそれぞれ切換え回路６６および６７か
らのアドレス“01”および“00”に応答して命令
バツフア２１のアドレス“01”のデータおよび命
令バツフア２２のアドレス“00”のデータが取り
出され、続いてRAMデータ読出線１０５および
１０６を介して上位２バイトRAMデータアライ
メント器８１および下位２バイトRAMデータア
ライメント器８２に転送される。RPの下位１ビ
ツトが“１”のときには、RAMデータアライメ
ント器８１および８２はそれぞれ下位RAMデー
タ読出し線１０６および上位RAMデータ読出し
線１０５が選択される。これにより、上位データ
レジスタ３１および下位データレジスタ３２には
アライメント線１０７および１０８を介してそれ
ぞれラツチ部２４および２３のデータが転送され
る。命令バツフア２１の各２バイトデータを格納
アドレスの低い順にIB00，IB10，IB20およびIB30
とし、命令バツフア２２の各２バイトデータを格
納アドレスの低い順にIB01，IB11，IB21および
IB31とすると、データレジスタ３１および３２に
格納されるデータはIB01およびIB10である。IB01
およびIB10は主記憶装置１の（4n＋２）番地から
始まる４バイトのデータである。データレジスタ
３１および３２の内容が処理されたあとはRPは
読出しポインタ更新回路６９により＋２の加算が
行われ、更新されたRP“011”がRAM読出しア
ドレスポインタ入力データ切換え器６４を介して
格納部６２に設定される。上述と同様の動作で、
データレジスタ３１および３２にはそれぞれ主記
憶装置１の（4n＋６）番地に対応する命令バツ
フア２２および２１のデータIB11およびIB20のデ
ータが、さらに、更新されるRP“101”により主
記憶装置１の（4n＋10）番地に対応する命令バ
ツフア２２および２１のデータIB21およびIB30が
格納される。さらに、更新されるRP“111”によ
り、記憶装置１の（4n＋14番地）に対応する命
令バツフア２２のデータIB31がラツチ部２４に転
送された時点で、命令バツフア２１および２２は
空の状態となる。このとき、ラツチ部２３には、
IB00の内容が格納される。この状態で、主記憶装
置１に次の16バイトのリードアクセスを行い、
（4n＋16）番地から始まる16バイトのデータすな
わちIB00′，IB01′，IB10′，IB11′，IB21′，IB30′
お
よびIB31′を上述と同様に命令バツフア２１およ
び２２に抽出する。ラツチ部２４には有効な２バ
イトの残余バイトが格納されていることを示す残
余インジケータ５がオン状態に設定される。残余
インジケータ５がオンのときにはラツチ部２４へ
のデータの格納が抑止される。この結果、主記憶
装置１の（4n＋16）番地から始まる２バイトの
データIB00′のみがラツチ部２３に格納され、こ
のあと、ラツチ部２３および２４の内容が、アラ
イメント器８１および８２でアライメントされ、、
レジスタ３１および３２に主記憶装置１の（4n
＋14）番地に続く４バイトのデータIB31および
IB00′が格納されることになる。データレジスタ
３１および３２の内容が処理されたあと、RPは
＋２加算され“111”の状態から“001”となる。
キヤリービツトは捨てられる。以下、同様に、
IB01′およびIB10′，IB11′およびIB20′の順でデータ
レジスタ３１および３２に取出される。
第３図はデータ抽出の他の例を示す図である。
今、主記憶装置１の4070番地から始まる16バイト
のデータ領域３０１の内容が命令バツフア２に抽
出される。このとき、4090番地から始まる４バイ
トのデータI0およびI1を取り出す場合には、ま
ず、バツフア２のデータI0が下位ラツチ部２４に
取り出される。次に、4092番地から始まる16バイ
トのデータ領域３０４の内容が命令バツフア２に
抽出される。さらに、4092番地からの２バイトの
データI1は下位ラツチ部２４のデータI0とともに
アライメントされ、データレジスタ３に取り出さ
れる。さらに、4094番地にある２バイトのデータ
I2と8194番地にある２バイトのデータI3との連続
４バイトの抽出をする場合には、バツフア２から
下位ラツチ部２４にデータI2を取り出したあと、
記憶装置１から命令バツフア２に8194番地からの
16バイトのデータ領域３０５が後続のデータとし
て抽出される。次に、RAMラツチ部２４データ
I2と命令バツフア２内のデータI3とはともにアラ
イメントされデータレジスタ３に抽出される。
今、主記憶装置１の4070番地から始まる16バイト
のデータ領域３０１の内容が命令バツフア２に抽
出される。このとき、4090番地から始まる４バイ
トのデータI0およびI1を取り出す場合には、ま
ず、バツフア２のデータI0が下位ラツチ部２４に
取り出される。次に、4092番地から始まる16バイ
トのデータ領域３０４の内容が命令バツフア２に
抽出される。さらに、4092番地からの２バイトの
データI1は下位ラツチ部２４のデータI0とともに
アライメントされ、データレジスタ３に取り出さ
れる。さらに、4094番地にある２バイトのデータ
I2と8194番地にある２バイトのデータI3との連続
４バイトの抽出をする場合には、バツフア２から
下位ラツチ部２４にデータI2を取り出したあと、
記憶装置１から命令バツフア２に8194番地からの
16バイトのデータ領域３０５が後続のデータとし
て抽出される。次に、RAMラツチ部２４データ
I2と命令バツフア２内のデータI3とはともにアラ
イメントされデータレジスタ３に抽出される。
（発明の効果）
以上、本発明には、RAM本体部と2pバイト分
のラツチ部と2pバイトのデータレジスタとのそ
れぞれの内容を互いに異なるメモリアクセスによ
つてメモリから抽出されたデータとすることがで
き、かつ書込み動作中の読出し動作といつたよう
に、レジスタフアイルと同等の機能をRAMの機
能として付加せしめ、ハードウエアの軽減化を計
りながら命令処理速度の向上を達成できる等の効
果がある。
のラツチ部と2pバイトのデータレジスタとのそ
れぞれの内容を互いに異なるメモリアクセスによ
つてメモリから抽出されたデータとすることがで
き、かつ書込み動作中の読出し動作といつたよう
に、レジスタフアイルと同等の機能をRAMの機
能として付加せしめ、ハードウエアの軽減化を計
りながら命令処理速度の向上を達成できる等の効
果がある。
第１図は本発明の一実施例を概略的に示すブロ
ツク図、第２図は本実施例の詳細回路図および第
３図はデータ抽出の例を示す図である。 図において、１……主記憶装置、２……
RAM、３……データレジスタ、４……切換え
器、５……残余インジケータ、６……RAMアク
セス機構、７……メモリアクセス制御機構、８，
８１，８２……アライメント器、２１，２２……
RAM本体部、２３，２４……RAMラツチ部、
６１……RAM書込みアドレスポインタ格納部、
６２……RAM読出しアドレスポインタ格納部、
６３，６４，６６，６７……切換え器、１００〜
１０８……信号線。
ツク図、第２図は本実施例の詳細回路図および第
３図はデータ抽出の例を示す図である。 図において、１……主記憶装置、２……
RAM、３……データレジスタ、４……切換え
器、５……残余インジケータ、６……RAMアク
セス機構、７……メモリアクセス制御機構、８，
８１，８２……アライメント器、２１，２２……
RAM本体部、２３，２４……RAMラツチ部、
６１……RAM書込みアドレスポインタ格納部、
６２……RAM読出しアドレスポインタ格納部、
６３，６４，６６，６７……切換え器、１００〜
１０８……信号線。
Claims (1)
- １ それぞれ2p（ｐは正整数）バイトの容量を有
する第１および第２の格納手段と、ｍ（正整数）
個の記憶領域を有し各該記憶領域がそれぞれ2p
バイトの容量を持つ第１の記憶手段と、予め定め
た周期で前記第１の記憶手段に対する読出し動作
と書込み動作とを交互に切り換える切換え手段
と、前記書込み動作期間中は書込みアドレスを前
記第１の記憶手段に供給して第２の記憶手段から
の2pバイトの書込みデータを格納させ前記読出
し動作期間中は読出しアドレスを前記第１の記憶
手段に供給して前記第１の格納手段にｐバイトま
たは2pバイトの読出しデータを格納させるアク
セス手段と、前記第２の記憶手段内の（2p×ｍ）
バイトのデータを2pバイトづつｍ回転送して前
記第１の記憶手段に格納させるメモリアクセス手
段と、前記第１の格納手段内の2pバイトのデー
タを直接または上位ｐバイトと下位ｐバイトとを
交換して前記第２の格納手段に格納するアライメ
ント手段と、現在前記第１の格納手段に格納され
ている2pバイトのデータのうちの所望のｐバイ
トと次に前記メモリアクセス手段により前記第２
の記憶手段から前記第１の記憶手段に格納される
新たな（2p×ｍ）バイトのデータのうちの所望
のｐバイトとを前記アライメント手段に転送する
ために現在前記第１の格納手段に格納されている
データが有効であることを表示する表示手段とか
ら構成したことを特徴とするデータ抽出処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016984A JPH0231418B2 (ja) | 1984-05-30 | 1984-05-30 | Deetachushutsushorisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016984A JPH0231418B2 (ja) | 1984-05-30 | 1984-05-30 | Deetachushutsushorisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254238A JPS60254238A (ja) | 1985-12-14 |
| JPH0231418B2 true JPH0231418B2 (ja) | 1990-07-13 |
Family
ID=14528795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016984A Expired - Lifetime JPH0231418B2 (ja) | 1984-05-30 | 1984-05-30 | Deetachushutsushorisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769798B2 (ja) * | 1987-07-15 | 1995-07-31 | 日本電気株式会社 | キュー装置 |
-
1984
- 1984-05-30 JP JP11016984A patent/JPH0231418B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254238A (ja) | 1985-12-14 |
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