JPH0496420A

JPH0496420A - 半導体回路

Info

Publication number: JPH0496420A
Application number: JP2210528A
Authority: JP
Inventors: Shoji Ueno; 上野　昭司
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 1992-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、同一半導体チップに、ＣＭＯＳ出力回路とＴ
ＴＬ出力回路を有した半導体回路に関する。

（従来の技術）一般に同一半導体チップに、ＣＭＯＳ出力回路とＴＴＬ
出力回路を有した半導体回路においては、前記両出力回
路の出力間の伝達遅延時間の差（スキュー）を少くする
ことが望まれる。特にクロック信号を多数のＣＭＯＳ出
力回路、ＴＴＬ出力回路へ供給する場合にそのことが望
まれる。

（発明が解決しようとする課題）ＣＭＯＳ系出力とＴＴＬ系出力を１チツプ化した集積回
路は、いわゆるＢｉ−ＣＭＯＳ（バイポーラ−相補ＭＯ
Ｓ）　ｆロセスを用いることで実現可能であるが、従来
回路（ＣＭＯＳ，ＴＴＬ　）を用いて実現した場合、両
出力間のスキューという点では、その値を小さくするの
は構成的にも難しいことであった。

そこで本発明の目的は、上記ＣＭＯＳ系とＴＴＬ系の出
力間のスキューを改善する（小さくする）ことにある。

［発明の構成］（課題を解決するだめの手段と作用）本発明は、同一半導体チップに、前段ＣＭＯＳ素子及び
これら素子でそれぞれ駆動されるグツシュプル構成の後
段バイポーラ素子を有したＣＭＯＳ出力回路と、前段Ｍ
ＯＳ回路及び該回路で駆動されるプツシ−プル構成の後
段バイポーラ素子を有したＴＴＬ出力回路とを設け、前
記前段ＣＭＯＳ素子及び前段ＭＯＳ回路を入力信号で駆
動したことを％徴とする半導体回路である。

即ち本発明は、ＣＭＯＳ系の出力回路構成にバイポーラ
トランジスタを加えてＢｉ−ＣＭＯＳ構成とし、ＣＭＯ
Ｓ出力とＴＴＬ出力の動作タイミングを合わせ、スキュ
ーの改善を図ったものである。

（実施例）以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例で、　ＣＭＯＳ出力回路１は、前段ＣＭＯ
ＳトランジスタＭｌ、Ｍ２、プッシュプル構成の後段バ
イポーラトランジスタＱｌ、Ｑ２を有する。またＣＭＯ
Ｓ出力回路１の入出力端間にはＣＭＯＳインバータ３が
設けられる。

ＴＴＬ出力回路２は、抵抗Ｒ１、Ｒ４、ＭＯＳ　）ラン
・ゾスタＭ３の前段ＭＯＳ回路、プッシュプル構成のダ
ーリントントランジスタＱ　３　ｐ　Ｑ　４　、トラン
ジスタＱ５（Ｑ３１Ｑ５はショットキートランジスタ）
、抵抗Ｒ２，Ｒ３の後段バイポーラ回路を有する。ＭＯ
Ｓ　）ランジスタＭ１〜Ｍ３には、ＣＭＯＳインバータ
４（これは無くても可）を介してクロック信号φが供給
される。

第１図の回路の特徴は、クロック人力φに対し、多数の
ＣＭＯＳ出力回路１　、　ＴＴＬ出力回路２を有するド
ライバーＩＣにおいて、両出力回路Ｊ、２間（７）スキ
ューを改善するため、ＣＭＯＳ出力回路１をＢｉ−ＣＭ
ＯＳ構成としたことである。

第１図の回路は、クロックφで駆動され５例えば電源Ｖ
。ｃ−５ｖとした場合、回路ｌでは０〜５７間でスイン
グする信号が出力点θノから負荷へ出力され、回路２で
は０．３　Ｖ〜３．５ｖ間でスイングする信号が出力点
０２から負荷へ出力される。

即ち回路１では、インバータ４の出力によりトランジス
タＭｌ、Ｑｌを介して５■−”Ｈ”出力が、トランジス
タＭ２．Ｑ２、インバータ３を介してＯＶ　＝　”Ｌ”
出力が送出される。また回路２では、出力点０２に、電
源ｖｃｏからトランジスタＱ３゜Ｑ４ノｖＩＩＥ（ベー
ス、エミッタ間電圧）を差し引いた約３．５ｖ−″Ｈ’
出力が、接地からトランジスタＱ５のエミッタ、コレク
タ間電圧Ｖ。Ｆ、＝　ｏ、　３　Ｖ程度上がったＩＩＬ
１１出力が送出される。

ところで従来構成のＣＭＯＳ出力回路では、クロック入
力はＣＭＯＳインバータを経て出力される。この場合出
力回路素子のスイッチング動作は、ＭＯＳトランジスタ
のオン／オフによる１段階である。これに対しＴＴＬ出
力回路の場合、フェイズ・スプリッタ・トランジスタ（
Ｐｈａｓｅ　５ｐｌｉｔｔｅｒ　Ｔｒａｎｓｉｓｔｏｒ
→第１図ではトランジスタＭ３に相当する）のオン／オ
フ動作、続いて出力バイポーラトランジスタのオン／オ
フ動作と２段階となる。

本発明の第１図の場合、ＣＭＯＳ出力回路１にバイポー
ラトランジスタＱｌ、Ｑ２を用い、ＴＴＬ出力回路２と
同じ駆動信号■により出力パイポーラＴｒをスイッチン
グ動作させる。このため、ＴＴＬ　。

ＣＭＯＳいずれの回路においても回路構成上同一動作と
することが可能となり、両出力回路人力→出力間の伝達
遅延時間ｔｐｄを合わせることが可能となる。この場合
の問題点としては、本ＣＭＯＳ出力回路Ｊのバイポーラ
トランジスタＱ２のコレクタ、ペース間にＭＯＳトラン
ジスタＭ２を図示の如く接続しているため、このトラン
ジスタＭ２のドレイン。

ソース間電圧が零、即ちトランジスタＱ２のコレクタ、
エミッタ間にかかる電圧が０．７　Ｖ程度以下となると
、トランジスタＱ２にの場合ダイオードと等価）はオフ
となってしまう。この点に関し第１図では、並列にＣＭ
ＯＳインバータ３を動作させて上記問題点を改善し、出
力零■を保証している。

６一ＣＭＯＳインバータ３の動作は、ＭＯＳ　、バイポーラ
トランジスタＭ２　、Ｑ２の動作を補なうもので、第２
図に示す出力立ち下がり波形の過渡的な遷移Ａ２（転流
時）においては、トランジスタＭ３゜Ｑ５の関係と同様
に主としてＭＯＳ　、バイポーラトランジスタＭ２．Ｑ
２で動作させ、それ以外の静的な部分（第２図のＶ。Ｃ
レベル、接地つまりＧＮＤレベル及びＡＪ、Ａ３部分）
では、ＣＭＯＳインバータ３で動作させる。即ち負荷駆
動時の動的部分（第２図の立ち下がり波形ではＡ２の部
分）は、ＭＯＳ　、バイポーラ素子Ｍ２．Ｑ２で駆動さ
せ、安定電位（静的部分）においては、ＣＭＯＳインバ
ータ３で出力電位を安定させている。これはＣＭＯＳロ
ジック駆動の場合、負荷は主に容量性であるため、過渡
時の動的部分（第２図ではＡ２）では駆動能力は必要で
あるものの、動的部分以外の静的な状態では、電流駆動
能力は必要ないためである。

本回路を用いた場合のスキューとして、０．５ｎｇ程度
以下にできることが、シミュレーシミンで確認ずみであ
る。

［発明の効果］以上説明した如く本発明によれば、　ＣＭＯＳ出力回路
に、　ＴＴＬ出力回路の動作タイミングを合わせるため
のプツシ−プル型バイポーラ素子を設けたので、前記両
出力回路間のスキニーを極少化できる半導体回路が提供
できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は同回路の
作用を示す出力波形図である。１・・・ＣＭＯＳ出力回路、２・・・ＴＴＬ出力回路、
３．４・・・ＣＭＯＳインバータｓＱ’〜Ｑ５・・・バ
イポーラトランジスタ、Ｍ１〜Ｍ３・・・ＭＯＳ　）ラ
ンジスタ、ＲＪ〜Ｒ４・・・抵抗、ｖｃｃ・・・電源、
０１，０２・・・出力点。

Claims

【特許請求の範囲】

（１）同一半導体チップに、前段ＣＭＯＳ素子及びこれ
ら素子でそれぞれ駆動されるプッシュプル構成の後段バ
イポーラ素子を有したＣＭＯＳ出力回路と、前段ＭＯＳ
回路及び該回路で駆動されるプッシュプル構成の後段バ
イポーラ素子を有したＴＴＬ出力回路とを設け、前記前
段ＣＭＯＳ素子及び前段ＭＯＳ回路を入力信号で駆動し
たことを特徴とする半導体回路。
（２）同一半導体チップに、前段ＣＭＯＳ素子及びこれ
ら素子でそれぞれ駆動されるプッシュプル構成の後段バ
イポーラ素子のＢｉ−ＣＭＯＳ部を有したＣＭＯＳ出力
回路と、前段ＭＯＳ回路及び該回路で駆動されるプッシ
ュプル構成の後段バイポーラ素子を有したＴＴＬ出力回
路とを設け、前記ＣＭＯＳ出力回路には前記Ｂｉ−ＣＭ
ＯＳ部に並列にＣＭＯＳ回路を備え、出力スイッチング
時に前記Ｂｉ−ＣＭＯＳ部を、出力固定時には前記ＣＭ
ＯＳ回路を動作させることにより、前記両出力回路の入
出力間の伝達遅延時間が少くなるように構成したことを
特徴とする半導体回路。