JPH0496513A - マルチプレクサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ内部で使用されるマルチプレクサ回路
に関する。

〔従来の技術〕

従来のマルチプレクサ回路としては、第３図に示すよう
に、８人力のデータ信号Ｄｏ〜Ｄ７．３人力のセレノ）
へ信号Ａ、Ｂ、Ｃ及び（否定）イネーブル信号ＥＮを直
接マルチプレクサ２に入力する構成のものがある。ＥＮ
がハイ・レベルのとき、Ａ、Ｂ、Ｃとは無関係にマルチ
プレクサ２の出力Ｙは常にロウレベルで、ＥＮがロウレ
ベルのとき、Ａ、Ｂ、Ｃの信号の変化により、出力Ｙに
は８人力のデータ信号のうちのどれが１つの信号が出力
される。

〔発明が解決しようとする課題〕

この従来のマルチプレクサでは、第４図に示すように、
（否定）イネーブル信号ＥＮがロウレベルのときにセレ
クト信号ＡとＢ（またはＡとＣＢとＣ）を同時に切り換
えた場合、両者の信号の切り換えタイミングのすれ（Δ
ｔ１．Δｔ２）により、マルチプレクサの出力Ｙてハザ
ードが発生しくデータ信号Ｄｏ、Ｄ３に対応するｄＯｄ
３）、さらにその出力信号がフリップフロップのクロッ
ク、セットまたはリセット端子へ入力された場合、ＬＳ
Ｉの誤動作を引き起こす原因となっていた。

また、ＥＮがハイ・レベルのときに、セレクト信号を同
時に切り換えてハザードを発生させないようにしても、
各素子の遅延のバラツキから生じるＥＮ信号とセレクト
信号の変化するタイミングのずれによりハザードが発生
する危険性があった。

〔課題を解決するための手段〕

本発明のマルチプレクサ回路は、ＬＳＩ内部回路で用い
られ、イネーブル信号の入力時に複数のセレクト信号の
組合せの値に基づいて複数の入力データ信号のいずれか
を選択し外部に出力するマルチプレクサと、外部からの
各セレクト信号の立上り及び立下りを検出し所定時間長
の検出信号を出力する検出手段と、前記検出手段の検出
信号にしたがい外部からのイネーブル信号の前記マルチ
プレクサへの入力を抑制する制御手段と、前記外部から
の各セレクト信号を前記検出信号の出力時間内で遅延さ
せ前記マルチプレクサに入力する遅延手段とを備えてい
る。

また、上記構成において、前記検出手段が、クロックの
前縁に同期して変化する外部からのセレクト信号をクロ
ックの後縁に同期してラッチするフリップフロップと、
このセレクト信号とフリップフロップの出力との排他的
論理和を半クロック長の前記検出信号として出力する排
他的論理和ゲートとのそれぞれを少なくとも前記セレノ
）へ信号の数−１個有し、前記遅延手段が、バッファ素
子を複数個縦列接続して成る遅延バッファを前記各セレ
ノｌ−信号のそれぞれに対応して有する構成とすること
ができる。さらに、前記マルチプレクサがイネーブル信
号の否定入力端子を有し、前記制御手段が、外部からの
否定のイネーブル信号と前記各排他的論理和ゲートのそ
れぞれの検出信号を入力とし、それらの入力の論理和を
前記マルチプレクサのイネ−フル信号の否定入力端子に
出力する論理和ゲートを有する構成とすることができる
。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図であり、８人力→１
出力データ、３人カセレクト信号の場合を示す。２は従
来と同様のマルチプレクサ、１は、マルチプレクサ２の
出力Ｙに発生するハザードを自動的に防止するハザード
防止回路であり、インバータ１０と、フリップフロップ
１．１．．１．２と、Ｅｘｃｌｕｓｉｖｅ　ＯＲゲート
１．３．１４と、３人力ＯＲゲート１５と、遅延バッフ
ァ１．６，１７゜１８とを有している。

次に動作を説明する。

第２図は第１図の各ゲートにおけるタイミングチャート
である。システムクロックＣＬＫに対し、セレクト信号
Ａ１とＢ１がＳｌ、Ｓ３のタイミングで変化し、かつイ
ネーブル信号ＥＮＢ　（否定信号）がロウレベルの場合
、Ｂ１をＣＬＫの立下りてラッチしその出力（Ｓ４，３
５＞とＢ１によりＥｘｃｌｕｓｉｖｅ　ＯＲゲート１３
の出力は半２０７２分ハイレベルとなる（Ｓ６．Ｓ７）
。また、セレクト信号Ａ１とＣ１がＳ２のタイミングで
変化した場合も同様に、Ｃ１をＣＬ　Ｋの立下りでラッ
チしく　Ｓ　８　）　、Ｅｘｃｌｕｓｉｖｅ　ＯＲケ−
１・１４の出力はＢ９のようなハイ・レベルとなる。Ｅ
ｘｃｌｕｓｉｖｅ　ＯＲゲート１３．１４の出力を３人
力ＯＲゲー１へ１５へ入力し、その出力をマルチプレク
サ２のイネーブル端子ＥＮ（否定入力端子）へ入力する
ことにより、本来のイネーブル信号ＥＮＢ　（否定信号
）とは無関係にＡｌ、、Ｂｌ、Ｃ１の切り換え時に必ず
半りロック分ハイレベルの信号がＥＮへ入力される（Ｓ
１３．Ｓｌ、４．．５１５）。

また、Ａｌ、Ｂｌ、Ｃ１がそれぞれＥＮがハイレベルに
なる立上りＳｌ、Ｏ，Ｓｌ　１．Ｓ１２より必す遅れて
マルチプレクサのＡ、Ｂ、Ｃ端子へ入力されるように（
Ｓ１６．Ｓ１７，５１８）−遅延バッファ１６，１７．
１８を挿入している。

これにより、ＥＮＢがロウレベルの時に、ＡｌＢ１．Ｃ
１を同時に変化させてもＳ１９，５２０８２１のような
ハザードがマルチプレクサ２の出力Ｙに発生しなくなる
。

〔発明の効果〕

以上説明したように本発明は、従来のマルチプレクサの
、ハザード防止回路を付加したことにより、イネーブル
信号（否定信号）がロウレベルの時にセレクト信号を同
時に変化させたとしても、マルチプレクサのイネーブル
端子（否定入力端子）へは、その変化時のみ自動的にハ
イレベルの信号が入力されるため、マルチプレクサの出
力でハザードが発生するのを防ぐ効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図に
示した各ゲートにおける信号のタイミングチャート、第
３図は従来のマルチプレクサ回路を示す図、第４図は第
３図に示した各ゲートの信号のタイミングチャートであ
る。 １・・・ハザード防止回路、２・・・マルチプレクサ、
１０・・・インバータ、１１．・１２・・・フリップフ
ロップ、１３　、　１４−・・Ｅｘｃｌｕｓｉｖｅ　Ｏ
Ｒゲート、１５−・・３人力ＯＲゲー１〜．１．６，１
７．１８・・・遅延バッファ。

Claims (1)

1. 【特許請求の範囲】 １、ＬＳＩ内部回路で用いられ、イネーブル信号の入力
   時に複数のセレクト信号の組合せの値に基づいて複数の
   入力データ信号のいずれかを選択し外部に出力するマル
   チプレクサと、外部からの各セレクト信号の立上り及び
   立下りを検出し所定時間長の検出信号を出力する検出手
   段と、前記検出手段の検出信号にしたがい外部からのイ
   ネーブル信号の前記マルチプレクサへの入力を抑制する
   制御手段と、前記外部からの各セレクト信号を前記検出
   信号の出力時間内で遅延させ前記マルチプレクサに入力
   する遅延手段とを備えたことを特徴とするマルチプレク
   サ回路。 ２、前記検出手段が、クロックの前縁に同期して変化す
   る外部からのセレクト信号をクロックの後縁に同期して
   ラッチするフリップフロップと、このセレクト信号とフ
   リップフロップの出力との排他的論理和を半クロック長
   の前記検出信号として出力する排他的論理和ゲートとの
   それぞれを少なくとも前記セレクト信号の数−１個有し
   、前記遅延手段が、バッファ素子を複数個縦列接続して
   成る遅延バッファを前記各セレクト信号のそれぞれに対
   応して有することを特徴とする請求項１記載のマルチプ
   レクサ回路。 ３、前記マルチプレクサがイネーブル信号の否定入力端
   子を有し、前記制御手段が、外部からの否定のイネーブ
   ル信号と前記各排他的論理和ゲートのそれぞれの検出信
   号を入力とし、それらの入力の論理和を前記マルチプレ
   クサのイネーブル信号の否定入力端子に出力する論理和
   ゲートを有することを特徴とする請求項２記載のマルチ
   プレクサ回路。