JPH0815255B2 - 遅延ステ−ジ回路 - Google Patents
遅延ステ−ジ回路Info
- Publication number
- JPH0815255B2 JPH0815255B2 JP60020306A JP2030685A JPH0815255B2 JP H0815255 B2 JPH0815255 B2 JP H0815255B2 JP 60020306 A JP60020306 A JP 60020306A JP 2030685 A JP2030685 A JP 2030685A JP H0815255 B2 JPH0815255 B2 JP H0815255B2
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- JP
- Japan
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- circuit
- stage
- delay
- cycle
- clock signal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は同期型ディジタル回路等における遅延ステー
ジ回路に関するものである。
ジ回路に関するものである。
従来の技術 近年、ステージ回路は多くのディジタル回路に応用さ
れている。
れている。
以下図面を参照しながら、従来のステージ回路の一例
について説明する。ステージ回路はCPU内部，高速ディ
ジタル回路等に使われているがその原理は同期式カウン
タと同じである。第３図に従来のステージ回路を示す。
について説明する。ステージ回路はCPU内部，高速ディ
ジタル回路等に使われているがその原理は同期式カウン
タと同じである。第３図に従来のステージ回路を示す。
同図において1,3,5はフリップフロップを用いた順序回
路で、2,4はそれぞれゲートを用いた組合せ回路であ
る。また第４図はこの回路に加わるクロックパルスであ
る。
路で、2,4はそれぞれゲートを用いた組合せ回路であ
る。また第４図はこの回路に加わるクロックパルスであ
る。
以下その動作について説明する。
１発めのクロックが来ると順序回路１による遅延後、
組合せ回路２の入力が確定し、組合せ回路２の出力が安
定した後、２発めのクロックでフリップフロップ３は組
合せ回路２の出力を受け取る。３発めのクロックの後、
順序回路４の出力がフリップフロップ５から得られる。
組合せ回路２の入力が確定し、組合せ回路２の出力が安
定した後、２発めのクロックでフリップフロップ３は組
合せ回路２の出力を受け取る。３発めのクロックの後、
順序回路４の出力がフリップフロップ５から得られる。
このとき組合せ回路の遅延tdcと、順序回路の遅延tds
との和はクロック周期Ｔより小さい。
との和はクロック周期Ｔより小さい。
tdc＋tds＜Ｔ 発明が解決しようとする問題点 しかしながら上記のような構成では各段の遅延（順序
回路と組合せ回路の遅延の和）がクロックの周期Ｔを越
えると誤動作となる。対策として高速のICを使うかステ
ージを１段増す等の手段があるが高価になる。
回路と組合せ回路の遅延の和）がクロックの周期Ｔを越
えると誤動作となる。対策として高速のICを使うかステ
ージを１段増す等の手段があるが高価になる。
本発明は上記問題点に鑑みある段の遅延が周期Ｔを若
干越えるときでも正しく動作する安価なステージ回路を
提供するものである。
干越えるときでも正しく動作する安価なステージ回路を
提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明の遅延ステージ回
路は、順序回路と組合せ回路とで構成された第１の段
と、前記第１の段の出力信号が入力されかつ順序回路と
組合せ回路とで構成された第２の段と、順序回路のみの
最終段とを備え、遅延時間がクロック信号の周期より短
い段はクロック信号の周期より短い時間で遅延されたク
ロック信号に基づいて信号を出力し、遅延時間がクロッ
ク信号の周期より長い段はクロック信号に基づいて信号
を出力する構成としたものである。
路は、順序回路と組合せ回路とで構成された第１の段
と、前記第１の段の出力信号が入力されかつ順序回路と
組合せ回路とで構成された第２の段と、順序回路のみの
最終段とを備え、遅延時間がクロック信号の周期より短
い段はクロック信号の周期より短い時間で遅延されたク
ロック信号に基づいて信号を出力し、遅延時間がクロッ
ク信号の周期より長い段はクロック信号に基づいて信号
を出力する構成としたものである。
作用 上記した構成によって、回路を構成する各部のパラメ
ータのばらつきにより、ある段の遅延が周期Ｔより大き
いとき、他の段からの余裕の時間をもらうことで正しく
動作させることができる。パラメータが大きくばらつい
ても安定に動作する回路が得られる。
ータのばらつきにより、ある段の遅延が周期Ｔより大き
いとき、他の段からの余裕の時間をもらうことで正しく
動作させることができる。パラメータが大きくばらつい
ても安定に動作する回路が得られる。
実施例 以下本発明の一実施例の遅延ステージ回路について図
面を参照しながら説明する。
面を参照しながら説明する。
第１図において、10は遅延回路、11,13,15はそれぞれ
順序回路、12,14は組合せ回路である。また第２図はそ
の要部の信号の波形図である。
順序回路、12,14は組合せ回路である。また第２図はそ
の要部の信号の波形図である。
以下その動作を説明する。
例えば順序回路11と組合せ回路12の段は遅延が小さく
順序回路13と組合せ回路14の段では遅延がクロックの周
期を若干越えるとする。このとき、バッファを兼用した
遅延回路10を入れる。CLK0の立上りから10〜12の回路で
の遅延後に順序回路13の入力が確定する。２発めのCLK0
の立上りで順序回路13の入力値をその順序回路13が読
み、組合せ回路14へ入力し、その組合せ回路14の出力が
確定する前にCLK0の３発めが立上る。しかし次段の順序
回路15へのクロック（CLK1）は遅延回路10による遅延の
後、入力される。それまでに前段の組合せ回路14の出力
が確定すれば全体の回路は確実に動作する。
順序回路13と組合せ回路14の段では遅延がクロックの周
期を若干越えるとする。このとき、バッファを兼用した
遅延回路10を入れる。CLK0の立上りから10〜12の回路で
の遅延後に順序回路13の入力が確定する。２発めのCLK0
の立上りで順序回路13の入力値をその順序回路13が読
み、組合せ回路14へ入力し、その組合せ回路14の出力が
確定する前にCLK0の３発めが立上る。しかし次段の順序
回路15へのクロック（CLK1）は遅延回路10による遅延の
後、入力される。それまでに前段の組合せ回路14の出力
が確定すれば全体の回路は確実に動作する。
確実に動作する条件を式で表わすと初段の時間関係は t11＋t12＜Ｔ−t10 ……（Ａ） となる。ここではtmnは第１図の回路mnの遅延時間、Ｔ
はクロックの周期。
はクロックの周期。
同様に２段めの時間関係は t13＋t14＜Ｔ＋t10 ……（Ｂ） となって、２段めの遅延は周期Ｔより若干（t10まで）
大きくても良いことがわかる。
大きくても良いことがわかる。
以上のようにクロック信号経路に遅延回路10を配する
ことによりステージングの周期より大きい遅延の段を回
路内に含むことができる。
ことによりステージングの周期より大きい遅延の段を回
路内に含むことができる。
CMOSLSIの場合、負荷により遅延が増大することと、
バッファの遅延が比較的大きいことから特に有効であ
る。
バッファの遅延が比較的大きいことから特に有効であ
る。
発明の効果 以上のように本発明は順序回路のクロック信号に遅延
回路を設けることにより、ステージ周期より大きい段間
遅延を含む高速なステージ回路が安価に実現できる。
回路を設けることにより、ステージ周期より大きい段間
遅延を含む高速なステージ回路が安価に実現できる。
第１図は本発明の一実施例における遅延ステージ回路の
ブロック図、第２図その要部の信号波形図、第３図は従
来のステージ回路のブロック図、第４図はその信号波形
図である。 10……遅延回路、11,13,15……順序回路、12,14……組
合せ回路。
ブロック図、第２図その要部の信号波形図、第３図は従
来のステージ回路のブロック図、第４図はその信号波形
図である。 10……遅延回路、11,13,15……順序回路、12,14……組
合せ回路。
Claims (1)
- 【請求項１】順序回路と組合せ回路とで構成された第１
の段と、前記第１の段の出力信号が入力されかつ順序回
路と組合せ回路とで構成された第２の段と、順序回路の
みの最終段とを備え、遅延時間がクロック信号の周期よ
り短い段はクロック信号の周期より短い時間で遅延され
たクロック信号に基づいて信号を出力し、遅延時間がク
ロック信号の周期より長い段はクロック信号に基づいて
信号を出力する構成とした遅延ステージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020306A JPH0815255B2 (ja) | 1985-02-05 | 1985-02-05 | 遅延ステ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020306A JPH0815255B2 (ja) | 1985-02-05 | 1985-02-05 | 遅延ステ−ジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61179613A JPS61179613A (ja) | 1986-08-12 |
| JPH0815255B2 true JPH0815255B2 (ja) | 1996-02-14 |
Family
ID=12023459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020306A Expired - Fee Related JPH0815255B2 (ja) | 1985-02-05 | 1985-02-05 | 遅延ステ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815255B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04150612A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579129B2 (ja) * | 1974-09-19 | 1982-02-19 | ||
| JPS59131214A (ja) * | 1983-01-14 | 1984-07-28 | Advantest Corp | 信号遅延回路 |
-
1985
- 1985-02-05 JP JP60020306A patent/JPH0815255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61179613A (ja) | 1986-08-12 |
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Legal Events
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|---|---|---|---|
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