JPH049676Y2 - - Google Patents

Description

【考案の詳細な説明】 （考案の技術分野） 本考案は、二値ステイタス信号の論理値にそれ
ぞれ対応して所定の周期で生成される正常パルス
と異常パルスを各々一定数カウントし、そのカウ
ント結果により正常・異常を判定するステイタス
判定回路に関するものである。

（従来技術） 二値ステイタス信号の論理値にそれぞれ対応し
て所定の周期で生成される正常・異常の２つのパ
ルス列により正常・異常を判定する従来のステイ
タス判定回路（特公昭58−19118号参照）を第１
図により説明する。図中、２１，３１はパルスマ
ルチプライヤ、２２，２３，３２，３３はアンド
ゲート、２３，３４はオアゲート、２５，３５は
インヒビツトゲート、１１はカウンタ１２，１３
はデイテクタ、１４はＳ−Ｒフリツプ・フロツプ
である。

異常パルスはアンドゲート２２に与えられると
ともに、パルスマルチプライヤ２１を通してアン
ドゲート２３に与えられる。パルスマルチプライ
ヤ２１は入力パルスの数をＫ倍（Ｋ＞１）するも
のである。アンドゲート２２，２３はＳ−Ｒフリ
ツプ・フロツプ１４の正常出力信号および異常
出力信号Ｑによつてそれぞれ開閉され、異常パル
ス又はそれをＫ倍したパルスをオアゲート２４と
インヒビツトゲート２５を通じてカウンタ１１の
アツプ端子Ｕに与える。

正常パルスはアンドゲート３２に与えられると
ともにパルスマルチプライヤ３１を通してアンド
ゲート３３に与えられる。アンドゲート３２，３
３は、Ｓ−Ｒフリツプ・フロツプ１４の異常出力
信号Ｑおよび正常出力信号によつてそれぞれ開
閉され、正常パルス又はそれをＫ倍したパルスを
オアゲート３４とインヒビツトゲート３５を通じ
てカウンタ１１のダウン端子Ｄに与える。カウン
タ１１は正常パルスをカウントダウンし、異常パ
ルスをカウントアツプする所謂アツプダウンカウ
ンタである。カウンタ１１の計数値Ｍはデイテク
タ１２，１３に与えられ、それぞれ零になつたか
所定値N₁になつたかが検出される。デイテクタ
１２，１３の出力信号はＳ−Ｒフリツプ・フロツ
プ１４に与えられる。Ｓ−Ｒフリツプ・フロツプ
１４は、デイテクタ１２の出力信号のフロントエ
ツジによりリセツトされ、デイテクタ１３の出力
信号のフロントエツジでセツトされる。デイテク
タ１２，１３の出力信号は、またインヒビツトゲ
ート３５，２５にそれぞれ与えられる。Ｓ−Ｒフ
リツプ・フロツプ１４のＱ出力は、異常出力信号
として出力され、出力は正常出力信号として出
力される。

このように構成された装置の動作は次のとおり
である。動作パターンをＫ＝２の場合について第
２図に示す。最初正常状態が確定しており、カウ
ンタ１１の計数値Ｍは零とN₁の間にあり、Ｓ−
Ｒフリツプ・フロツプ１４はリセツトされている
とする。Ｓ−Ｒフリツプ・フロツプ１４は、リセ
ツトにより正常出力を生じている。このとき、
正常出力Ｉよつて、アンドゲート２２と３３は
開いているが、異常出力Ｑが生じていないことに
よりアンドゲート２３と３２は閉じている。カウ
ンタ１１の計数値Ｍが零とN₁の間にあるため、
インヒビツトゲート２５，３５はいずれも開いて
いる。

この状態では通常正常パルスが連続して発生し
ているので、このパルスはパルスマルチプライヤ
３１でＫ倍され、アンドゲート３２，オアゲート
３４，インヒビツトゲート３５を通してカウンタ
１１のダウン端子Ｄに与えられる。このためカウ
ンタ１１の計数値ＭはＫずつ減少する。ここでス
テイタス信号がノイズ等により一時的に反転する
と、異常パルスを発生するので、このパルスはア
ンドゲート２２，オアゲート２４，インヒビツト
ゲート２５を通じて、カウンタ１１のアツプ端子
Ｕに直接与えられるが、計数値Ｍは１だけ引き戻
されるのみである。これによつて、現に確定して
いる正常状態の維持は、それを反転させる動作の
Ｋ倍の感度で行なわれることになる。

異常パルスの発生が、ステイタス信号のノイズ
等による一時的な反転によるものではなく、本当
の異常状態に対するものであるときは、異常パル
スの発生頻度が大きいので、このような感度差に
はかかわりなく、カウンタ１１の計数値Ｍは１ず
つ増加していく。計数値Ｍが所定値N₁に達しな
いうちはＳ−Ｒフリツプ・フロツプ１４はセツト
されないから、正常出力信号を発生したままであ
り、異常状態の確定に対してはN₁に相当するヒ
ステリシスを持つことになる。やがて、カウンタ
１１の計数値Ｍは所定値N₁に達する。そうする
と、デイテクタ１３がそれを検出しＳ−Ｒフリツ
プ・フロツプ１４をセツトして異常出力信号を発
生させ、異常状態を確定する。

異常状態が確定しているときは、アンドゲート
２２，２３，３２，３３の開閉状態が交代し、ア
ツプダウンカウンタ１１のアツプ端子Ｕには、異
常パルスがパルスマルチプライヤ２１によつてＫ
倍され与えられ、ダウン端子Ｄには正常パルスが
そのまま与えられるようになる。このため、アツ
プダウンカウンタ１１のカウントダウンは、正常
パルスによつて１つずつ行なわれるが、カウント
アツプは異常パルス１個につきＫずつ行なわれ、
前記状態と反転した動作を行う。

第３図はパルスマルチプライヤ２１，３１の構
成例を示し、その動作を第４図のタイムチヤート
に示す。第３図で３６は単安定マルチバイブレー
タ、３７はデジタル発振器、３８はオアゲートで
ある。異常あるいは正常入力パルスａは、単安定
マルチバイブレータ３６によりパルス幅が増倍さ
れ、ｂとなつてアンドゲート３８に入力される。
また、アンドゲート３８のもう一方の入力には、
少なくとも異常パルスあるいは正常パルスの発生
周期よりも短い周期を持つパルス列を発生させる
デジタル発振器３７の出力ｃが加えられている。
従つて、アンドゲート３８の出力には、単安定マ
ルチバイブレータ３６の出力ｂの論理が真の時の
みパルス列ｄが現れ、１つの入力パルスａによつ
て複数の出力パルスｄが得られる。第４図ではＫ
＝４のときについて示したものである。

このようにして、現に確定している状態を重視
したステイタス判定を行なつているが、パルスマ
ルチプライヤは回路のLSI化を考えた際に問題が
生じる。これは、現在非常に多く使用されている
セミカスタムのLSI（ゲートアレイ）においては
アナログ回路を組込むことは困難であるからであ
る。従つて単安定マルチバイブレータ，発振器等
は無い方がよい。もつとも発振器に関しては、代
りに他の回路からクロツク信号を供給することは
可能である。

また、この部分は２回路のうち一方が使用され
ているとき他方は使われておらず、無駄である。
さらに、異常あるいは正常パルスの発生周期が短
かくなると、さらに合わせてデジタル発振器の周
期も短かく、すなわち発振周波数を高くしてやら
ねばならないといつた不都合がある。

（考案の目的） 本考案は、前述の如き従来の欠点を改善するた
めに、特に回路のLSI化を考えた際に有効であ
り、少ないハード量と簡単な構成でヒステリシス
を大きくとることができ高速の入力に対しても対
応できるようにしたステイタス判定回路を提供す
るものである。

（考案の構成および作用） 以下本考案を詳細に説明する。

第５図に本考案の一実施例を示す。図中第１図
と同じ番号のものは、第１図と同じかあるいはそ
れに対応するものである。それ以外で、４１，４
２はアンドゲート、４３はオアゲート、１５はカ
ウンタである。

アンドゲート４１には異常パルスが、アンドゲ
ート４２には正常パルスが与えられ、それぞれ正
常出力信号，異常出力信号によつて開閉され、異
常状態の時は正常パルスが、正常状態の時は異常
パルスが、オアゲート４３を通してカウンタ１５
へ入力される。カウンタ１５は段数がB1段のカ
ウンタである。

また、異常パルスはアンドゲート２２へも与え
られており、アンドゲート２２，２３をそれぞれ
異常出力信号，正常出力信号で開閉することによ
り、オアゲート２４，インヒビツトゲート２５を
通してカウンタ１１のアツプ端子Ｕへ入力する信
号を、異常パルスとするかカウンタ１５の出力パ
ルスとするかの選択を行う。カウンタ１５の出力
パルスは計数値が2^B1−１の時出力されるキヤリ
ーアウトパルスである。ここではＫ＝2^B1とおく。

同様に正常パルスはアンドゲート３２，３３を
それぞれ異常出力信号，正常出力信号で開閉する
ことにより、オアゲート３４とインヒビツトゲー
ト３５を通してカウンタ１１のダウン端子Ｄへ入
力する信号をカウンタ１５のキヤリーアウトパル
スとするか正常パルスとするかの選択を行う。そ
の他の構成は、第１図の回路と同様である。

このように構成された装置の座右さは次のとお
りである。動作状態を第６図に示す。図ではカウ
ンタ１５の段数Ｂ１を仮に２段として示してあ
る。

最初正常状態が確定しており、カウンタ１１の
計数値Ｍは零とN₂の間にあり、Ｓ−Ｒフリツ
プ・フロツプ１４はリセツトされているものとす
る。Ｓ−Ｒフリツプ・フロツプ１４はリセツトに
より正常出力信号を生じている。このとき、正
常出力信号によりアンドゲート４１，２３，３
３は開いているが、異常出力信号がないことによ
りアンドゲート４２，２２，３２は閉じている。
カウンタ１１の計数値Ｍが零とN₂の間にあるた
め、インヒビツトゲート２５，３５はいずれも開
いている。この状態では通常は正常パルスが連続
して発生しているので、このパルスはアンドゲー
ト３３，オアゲート３４，インヒビツトゲート３
５を通してカウンタ１１のダウン端子Ｄに直接与
えられる。このため、カウンタ１１の計数値Ｍは
１ずつ減少する。ここで、ステイタス信号がノイ
ズ等により一時的に反転すると、異常パルスを発
生するので、このパルスは、アンドゲート４１は
オアゲート４３を通してカウンタ１５へ入力され
る。これにより、カウンタ１５の計数値Ｌが１ず
つ増加し、キヤリーアウト信号が発生すると、ア
ンドゲート２３，オアゲート２４，インヒビツト
ゲート２５を通してはじめてカウンタ１１のアツ
プ端子Ｕに与えられるとともに、カウンタ１５は
リセツトされて、計数値Ｌは零に戻る。すなわ
ち、異常パルスＫ個に対して１個の割合でアツプ
パルスが入力され、異常パルスは１／Ｋ倍されて
カウンタ１１のアツプ端子Ｕに与えられることに
なる。これによつて、現に確定している正常状態
の維持は、それを反転させる動作のＫ倍の感度で
行なわれることになる。

異常パルスの発生が一時的な反転によるもので
なく、本当の異常状態に対するものであるとき
は、異常パルスの発生頻度が大きいので、このよ
うな感度差にはかかわりなくカウンタ１１の計数
値Ｍは増加していく。計数値Ｍが所定値N₂に達
しないうちは、Ｓ−Ｒフリツプ・フロツプ１４は
セツトされないから、正常出力信号を発生したま
まであり、異常状態の確定に対しては、Ｋ×N₂
（第６図の例の場合は４×N₂）のヒステリシスを
持つことになり、第１図のヒステリシスN₁と同
様のヒステリシスとするには、N₂＝N₁／Ｋでよ
く、カウンタ１１の段数も少なくてすむ。やが
て、カウンタ１１の計数値Ｍは所定値N₂に達し、
デイテクタ１３がそれを検出してＳ−Ｒフリツ
プ・フロツプ１４をセツトし、異常出力信号を発
生させ、異常状態を確定する。

異常状態が確定すると、アンドゲート４１，２
３，３３およびアンドゲート４２，２２，３２の
開閉状態が交代し、カウンタ１１のアツプ端子Ｕ
には異常パルスが直接、ダウン端子Ｄには正常パ
ルスが１／Ｋ倍されて与えられるようになる。こ
のためカウンタ１１のカウントダウンは、正常パ
ルスＫ個に１個の割合で行なわれるが、カウント
アツプは異常パルスによつて１つずつ行なわれ、
前記状態の正常側と異常側が反転した動作を行
う。

異常のごとき構成によれば、従来例では現に確
定している状態を優先させるために２構成必要で
あつたパルスマルチプライヤを１構成のみにする
ことができ、ハード量が減少できるとともに、マ
ルチプライヤの代りに１／Ｋに分周するカウンタ
に置き換えたことにより、異常あるいは正常パル
スの発生周波数以外のクロツクが必要なくなり、
パルス発生周期が短い高速の回路にも対応でき、
なおかつカウンタの段数も少なくてすみ、一層ハ
ード量が減少できる。

第７図に本考案の他の一実施例を示す。図中、
第１図，第５図と同じ番号のものは、第１図，第
５図と同じかあるいはそれに対応するものであ
る。それ以外で、１６，１７はカウンタ、１８は
オアゲート、９はカウンタリセツト信号である。
アンドゲート４１，４２，２２，２３，３２，３
３、オアゲート４３，２４，３４、カウンタ１５
の構成は第５図と全く同じである。第５図と異な
るのは、オアゲート２４，３４の出力をインヒビ
ツトゲート２５，３５を通してそれぞれカウンタ
１１のアツプ端子，ダウン端子に入力する代り
に、カウンタ１６，１７にそれぞれ直接入力して
いるところであり、カウンタ１６は異常パルスを
カウントし、所定値Ｎに達すると、キヤリーアウ
ト信号によつてＳ−Ｒフリツプ・フロツプをセツ
トするとともに、オアゲート１８を通してカウン
タリセツト信号９によりカウンタ１６および１７
をリセツトする。カウンタ１７は正常パルスをカ
ウントし、所定値Ｎに達すると、キヤリーアウト
信号によつてＳ−Ｒフリツプ・フロツプをリセツ
トするとともに、オアゲート１８を通してカウン
タリセツト信号９によりカウンタ１６および１７
をリセツトする。

このように構成された回路の動作は次のとおり
である。動作状態を第８図に示す。図では、カウ
ンタ１５，１６，１７の段数をいずれも２段と仮
定して示している。

最初正常状態が確定しており、Ｓ−Ｒフリツ
プ・フロツプ１４はリセツトされているとする。
Ｓ−Ｒフリツプ・フロツプ１４は、リセツトによ
り正常出力信号を生じている。このとき、アン
ドゲート４１，２３，３３は開き、アンドゲート
４２，２２，３２が閉じているのは第５図の場合
と同じである。この状態では、通常、正常パルス
が連続して発生しているので、このパルスはアン
ドゲート３３とオアゲート３４を通してカウンタ
１７へ直接与えられ、正常パルスが発生するたび
にカウンタ１７の計数値M₂は「１」だけ増加す
る。ここで、ノイズ等によるステイタス信号の反
転によつて、異常パルスが発生すると、このパル
スはアンドゲート４１とオアゲート４３を通して
カウンタ１５へ入力されるので、カウンタ１５の
計数値Ｌが「１」ずつ増加し、Ｋに達するとキヤ
リーアウト信号が発生する。この出力はアンドゲ
ート２３とオアゲート２４を通してカウンタ１６
に与えられるとともに、カウンタ１５はリセツト
される。従つて、異常パルスが１／Ｋ倍され、現
に確定している正常状態の維持は、それを反転さ
せる動作のＫ倍の感度で行なわれる。

異常パルスの発生が本当の異常状態によるもの
であるときは、異常パルスの発生頻度が大きいの
で、このような感度の差にもかかわらずやがてカ
ウンタ１６の計数値M₁の方がカウンタ１７の計
数値M₂よりも先にＮに達し、キヤリーアウト信
号を出してＳ−Ｒフリツプ・フロツプ１４をセツ
トして異常状態を確定するが、それまでの間は正
常出力信号を発生したままであり、異常状態の
確定に対しては、やはりＫ×Ｎ（第８図の例の場
合は４×４）のヒステリシスを持つことも第５図
と同じである。この時カウンタ１６のキヤリーア
ウト出力が、オアゲート１８を通してカウンタリ
セツト信号９となり、これがカウンタ１６，１７
をともにリセツトする。異常状態が確定すると、
第５図と同様に異常パルスと正常に対する動作は
反転し、正常パルスに対する感度は１／Ｋ倍され
ることになる。

以上のような構成は、第５図と同程度のハード
量で同様の機能を実現している。

（考案の効果） 以上説明した２つの実施例によれば、いずれに
おいてもLSI化の際、障害となる単安定マルチバ
イブレータ，デジタル発振器を用いない回路構成
となるとともに、現に確定している状態に対して
ある一定の重みづけをする回路部分を正常側，異
常側で共用することにより、ハード量あるいは
LSI化の際にはゲート数の減少を実現しており、
この効果は重みづけの定数Ｋの値を大きくとろう
とすればするほど顕著に現われる。

さらに、重みづけに際し、入力パルスをＫ倍に
増加する代りに、他方の入力パルスを１／Ｋ倍す
ることにより、相対的な重みづけは同一に保ちつ
つ、入力パルスの発生周期が短い高速の回路にも
対応できるという大きな利点を生み出している。

以上説明したように、本考案によれば二値ステ
イタス信号に伴つて発生する正常パルス，異常パ
ルスを各々一定数カウントし、その結果により正
常状態，異常状態を判定する判定回路において、
従来に比べ、カウンタの段数の減少の他、少ない
ハード量あるいは少ないゲート数で高速向き、
LSI化向きの回路が実現できるという効果をもた
らすことができる。

【図面の簡単な説明】

第１図は従来回路の構成を示すブロツク図、第
２図は第１図の回路の動作説明用タイムチヤー
ト、第３図は第１図の従来例に用いるパルスマル
チプライヤの構成例を示すブロツク図、第４図は
第３図の回路の動作説明用タイムチヤート、第５
図は本考案の一実施例を示すブロツク図、第６図
は第５図の回路の動作説明用タイムチヤート、第
７図は本考案の他の一実施例を示すブロツク図、
第８図は第７図の回路の動作説明用タイムチヤー
トである。 ９……カウンタリセツト信号、１１，１５，１
６，１７……カウンタ、１２，１３……デイテク
タ、１４……Ｓ−Ｒフリツプ・フロツプ、２１，
３１……パルスマルチプライヤ、２２，２３，３
２，３３，４１，４２……アンドゲート、２４，
３４，４３，１８……オアゲート、２５，３５…
…インヒビツトゲート、３６……単安定マルチバ
イブレータ、３７……デジタル発振器、３８……
アンドゲート、ａ……異常あるいは正常入力パル
ス、ｂ……単安定マルチバイブレータ出力、ｃ…
…デジタル発振器出力、ｄ……パルスマルチプラ
イヤ出力。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 二値ステイタスにそれぞれ対応する正常パル
   スと異常パルスの一方を選択する第１の選択手
   段と、該選択手段により選択された正常パルス
   又は異常パルスを予め定めた分周比で分周する
   分周手段と、二つの入力パルスの各個数のいず
   れが予め定めた計数値に達するかを示す計数結
   果に従つて異常状態出力と正常状態出力を出す
   計数手段と、該計数手段が前記異常状態出力を
   出したときにセツトされて異常状態を示す異常
   出力を出し該正常状態出力を出したときにリセ
   ツトされて正常状態を示す正常出力を出すフリ
   ツプ・フロツプと、該正常出力により前記選択
   手段に前記異常パルスを選択させ該異常出力に
   より前記選択手段に前記正常パルスを選択させ
   る制御手段と、該正常出力が出力されていると
   きには前記分周手段の出力パルスと前記正常パ
   ルスとを前記計数手段に計数させかつ前記異常
   出力が出力されているときには前記分周手段の
   出力パルスと前記異常パルスとを前記計数手段
   に計数させる第２の選択手段とを備え、前記フ
   リツプ・フロツプからの異常出力と正常出力と
   を判定結果としてとり出すように構成されたス
   テイタス判定回路。 (2) 前記計数手段が、前記異常パルス又は該異常
   パルスを前記分周手段により分周した異常分周
   パルスをアツプ入力パルスとしかつ前記正常パ
   ルス又は該正常パルスを前記分周手段により分
   周した正常パルスをダウン入力とし前記予め定
   めた計数値に相当するスケールを有するアツプ
   ダウンカウンタと、該アツプダウンカウンタの
   出力が前記予め定めた計数値に達したときに前
   記フリツプ・フロツプにセツト入力を出す第１
   のデイテクタと、該アツプダウンカウンタの出
   力が前記予め定めた計数値に達しないときに前
   記フリツプ・フロツプにリセツト入力を出す第
   ２のデイテクタとを備えた実用新案登録請求の
   範囲第１項に記載のステイタス判定回路。 (3) 前記計数手段が、前記異常パルス又は該異常
   パルスを前記分周手段により分周した異常分周
   パルスを計数して第１の所定の計数値に達した
   ときに前記フリツプ・フロツプにセツト入力を
   印加する第１のカウンタと、前記正常パルス又
   は該正常パルスを前記分周手段により分周した
   正常分周パルスを計数して第２の所定の計数値
   に達したときに前記フリツプ・フロツプにリセ
   ツト入力を印加する第２のカウンタと、前記セ
   ツト入力又は前記リセツト入力が発生したとき
   に前記第１のカウンタと前記第２のカウンタと
   をリセツトするリセツト手段とを備えた実用新
   案登録請求の範囲第１項に記載のステイタス判
   定回路。