JPH0496867A - メモリバンクアクセス方式および該方式を適用したベクトル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ベクトル処理に適した高速のメモリバンクアクセス方式
および該方式を適用したベクトル演算装置に関し、 デコーダ回路を複数のメモリバンクで共有化することに
よって、デコーダ回路の占有する面積を減少して小型化
および高集積化を推進することを目的とし、 複数のメモリバンクを備え、該複数のメモリノ〈ンクに
格納されているベクトルデータをアクセスしてパイプラ
イン処理を行うベクトル演算装置であって、アドレス信
号をデコードするデコーダ回路と、該デコーダ回路の出
力信号をラッチするラッチ回路と、該ラッチ回路の出力
が供給されるワード線に接続されたメモリセルアレイと
を具備する１番目のメモリバンクと、前段のメモリノ＼
ンクにおけるラッチ回路の出力信号をラッチするラッチ
回路と、当該ラッチ回路の出力が供給されるワード線に
接続されたメモリセルアレイとを具備する２番目以鋒の
メモリバンクとを備え、前記１番目のメモリバンクに設
けられたデコーダ回路の出力を各メモリバンクに設けら
れたう・ノチ回路で１サイクルずつ遅延させ、咳各メモ
リバンク内のメモリセルアレイを順次１サイクルずつ異
なるアドレスで同時にアクセスするように構成する。

〔産業上の利用分野〕

本発明は、ベクトル処理におけるメモリバンクアクセス
技術に関し、特に、ベクトル処理に適した高速のメモリ
バンクアクセス方式および該方式を適用したベクトル演
算装置に関する。

近年、計算機処理の高速化の要求は強く、ベクトル演算
処理も大型汎用コンピュータからワークステーションや
パーソナルコンピュータへと適用分野が広がっている。

そこで、ベクトル演算装置の小型化および高集積化が要
望されている。

〔従来の技術］ 第６図は従来のベクトル演算装置の一例を示すブロック
図である。同図に示されるように、従来のベクトル演算
装置は、複数のメモリバンク１０１〜１０４を備え、各
メモリバンク１０１〜１０４には、それぞれラッチ回路
１１１〜１４１．メモリセルアレイ１１２〜１４２およ
びデコーダ回路１１３〜１４３が設けられている。

ところで、ベクトル処理を行う場合、全てのメモリバン
ク１０１〜１０４から１サイクル毎にデータをアクセス
する必要があるため、各メモリノ＼ンク１０１〜１０４
に対してそれぞれ１サイクルずつアドレスを入力する必
要がある。さらに、各メモリノ〈ンク１０１〜１０４に
は、それぞれデコーダ回路１１３〜１４３が設けられて
いて、１サイクルずつずれた共通のアドレスを各メモリ
バンク１０１〜１０４毎にデコードしてメモリセルアレ
４１１２〜１４２をアクセスするようになっている。

（発明が解決しようとする課題〕 上述したように、第６図に示す従来のベクトル演算装置
において、各メモリノ＼ンク１０１〜１０４に（よ、そ
れぞれ専用のデコーダ回路１１３〜１４３が設けられて
いて、これらのデコーダ回路１１３〜１４３に対してそ
れぞれ１サイクルずつアドレス信号を供給しなければな
らない。そして、メモリバンク１０１〜１０４に設けら
れたデコーダ回路１１３〜１４３が占有する面積はベク
トル演算装置の小型化および高集積化の妨げとなってい
る。

本発明は、上述した従来のベクトル演算装置が有する課
題に鑑み、デコーダ回路を複数のメモリバンクで共有化
することによって、デコーダ回路の占有する面積を減少
して小型化および高集積化を推進することを目的とする
。

〔課題を解決するための手段］ 本発明によれば、複数のメモリバンク１〜４を備え、該
複数のメモリバンクに格納されているベクトルデータを
アクセスしてパイプライン処理を行うベクトル演算装置
であって、アドレス信号をデコードするデコーダ回路１
３と、該デコーダ回路１３の出力信号をラッチするラッ
チ回路１１と、該ラッチ回路１１の出力が供給されるワ
ード線畦、に接続されたメモリセルアレイ１２とを具備
する１番目のメモリバンク１と、前段のメモリバンクに
おけるラッチ回路の出力信号をラッチするラッチ回路２
１〜４１と、当該ラッチ回路２１〜４１の出力が供給さ
れるワード線−Ｌ２〜−Ｌ４に接続されたメモリセルア
レイ２２〜４２とを具備する２番目以降のメモリバンク
２〜４とを備え、前記１番目のメモリバンク１に設けら
れたデコーダ回路１３の出力を各メモリバンクに設けら
れたラッチ回路で１サイクルずつ遅延させ、該各メモリ
バンク内のメモリセルアレイを順次１サイクルずつ異な
るアドレスで同時にアクセスするようにしたことを特徴
とするベクトル演算装置が捉供される。

〔作　用〕

本発明のベクトル演算装置によれば、１番目のメモリバ
ンク１には、アドレス信号をデコードするデコーダ回路
１３と、該デコーダ回路１３の出力信号をラッチするラ
ッチ回路１１と、該ラッチ回路１１の出力が供給される
ワード線すし、に接続されたメモリセルアレイ１２とが
設けられ、また、２番目以降のメモリバンク２〜４には
、それぞれ前段のメモリバンクにおけるラッチ回路の出
力信号をラッチするラッチ回路２１〜４１と、当該ラッ
チ回路２１〜４１の出力が供給されるワード線−Ｌ２〜
−Ｌ４に接続されたメモリセルアレイ２２〜４２とが設
けられている。そして、１番目のメモリバンク１に設け
られたデコーダ回路１３の出力が各メモリバンクに設け
られたラッチ回路で１サイクルずつ遅延され、該各メモ
リバンク内のメモリセルアレイが順次１サイクルずつ異
なるアドレスで同時にアクセスされるようになっている
。このように、本発明のベクトル演算装置は、デコーダ
回路を複数のメモリバンクで共有化することによって、
デコーダ回路の占有する面積を減少して小型化および高
集積化を推進することができる。

〔実施例〕

以下、図面を参照して本発明に係るベクトル演算装置の
実施例を説明する。

第１Ｍは本発明に係るベクトル演算装置の一実施例を示
すブロック図であり、４バンク構成のレイアウトイメー
ジを示すものである。

第１図に示されるように、本実施例のベクトル演算装置
は、複数のメモリバンク１〜４を備えている。１番目の
メモリバンク１には、ラッチ回路１１、メモリセルアレ
イ１２およびデコーダ回路１３が設けられているが、２
番目以降のメモリバンク２〜３には、ラッチ回路２１〜
４１およびメモリセルアレイ２２〜４２だけが設けられ
ていてデコーダ回路は設けられていない。そして、アド
レス信号は、１番目のメモリバンク１におけるデコーダ
回路１３にだけ供給され、２番目以降のメモリバンク２
〜３では、１番目のメモリバンクｌにおけるテ゛コーダ
回路１３の出力信号を使用するようになっている。

まず、デコーダ回路１３の出力信号は、１番目のメモリ
バンク１のラッチ回路１１を介して１番目のメモリバン
ク１のメモリセルアレイ１２に供給され、さらに、ラッ
チ回路１１の出力信号はメモリセルアレイ１２のワード
線−り、を経て２番目のメモリバンク２のラッチ回路２
１を介して２番目のメモリバンク２のメモリセルアレイ
２２に供給される。同様に、ラッチ回路２１の出力信号
はメモリセルアレイ２２のワード線−Ｌ２を経て３番目
のメモリバンク３のラッチ回路３Ｉを介して３番目のメ
モリバンク３のメモリセルアレイ３２に供給され、また
、ラッチ回路３１の出力信号はメモリセルアレイ３２の
ワードＭＷＩ、。

を経て４番目のメモリバンク４０ラッチ回路４１を介し
て４番目のメモリバンク４のメモリセルアレイ４２に供
給される。ここで、各メモリバンク１〜４におけるラッ
チ回路１１〜４１にはそれぞれクロック信号ＣＬＫが供
給されるようになっていて、該ラッチ回路１１〜４１に
おいてデコーダ回路１３の出力および前段のラッチ回路
１１〜３１の出力がそれぞれ１サイクル分だけ遅延され
て対応するメモリセルアレイ１２〜４２に供給されるよ
うになっている。

すなわち、メモリバンク１のメモリセルアレイ１２は、
ラッチ回路１１により１サイクル分だけ遅延すしたデコ
ーダ回路１３の出力信号によりアクセスされ、また、メ
モリバンク２のメモリセルアレイ２２は、ラッチ回路１
１および２１により２サイクル分だけ遅延されたデコー
ダ回路１３の出力信号によりアクセスされる。同様に、
メモリバンク３のメモリセルアレイ３２は、ラッチ回路
ＩＩ、２１および３１により３サイクル分だけ遅延され
たデコーダ回路１３の出力信号によりアクセスされ、そ
して、メモリバンク４のメモリセルアレイ２２は、ラッ
チ回路１１゜２１．３１および４１により４サイクル分
だけ遅延されたデコーダ回路１３の出力信号によりアク
セスされる。従って、各メモリバンク１〜４内のメモリ
セルアレイ１１〜４１は、順次１サイクルずつ異なるア
ドレスで、換言すると、前段のメモリバンクをアクセス
しているアドレスが１サイクル遅れて次段のメモリバン
クに供給されて複数のメモリバンクが同時にアクセスさ
れ、複数のメモリバンクで並列的に続出／書込処理が実
行されることになる。

第２図は第１図のベクトル演算装置の要部を示す回路図
である。同図に示されるように、１番目のメモリバンク
１におけるデコーダ回路１３は、０本のアドレス入力（
アドレス信号）を受け、２″本の出力のうち１本をアク
ティブにする回路である。ここで、デコーダ回路１３は
、例えば、４つのインバータおよび４つのＮＯＲゲート
を有し、また、アドレス入力が２本で４本の出力線の内
の１本を選択するように構成されているが、様々な構成
のものを使用することができる。

ラッチ回路１１．２Ｈ３１，４１）は、フリップフロッ
プで構成され、それぞれクロック信号ＣＬＫが供給され
てクロック信号ＣＬＫの変化点（立ち上がりエツジ）で
データを保持して各メモリセルアレイ１２．２２（３２
，４２）をアクセスするようになっている。そして、メ
モリセルアレイ１２．２２　（３２，４２）は、対応す
るラッチ回路ＬＬ２１（３１，４１）から出力された信
号（ワード線ＷＬ＋、ＷＬｚ（ＷＬｚＪＬａ））により
該メモリセルアレイ１２．２２（３２，４２）内の個々
のメモリセルをアクセスし、読み出し或いは書き込み処
理を行う（ビット線ＢＬ＋　（：ＢＩＴ、　ＢＩＴ”）
、ＢＬ２（ＢＬ３．ＢＬ４）　）ようになっている。

第３図は第１図のベクトル演算装置の動作を説明するた
めの図である。第１図および第３図に示されるように、
まず、クロック信号ＣＬＫの立ち上がりエツジＣ１にお
いて、アドレス信号ＡＤＯが１番目のメモリバンク１に
おけるデコーダ回路１３に取り込まれてデコードされる
。

次に、クロック信号ＣＬＫの立ち上がりエツジＣ２にお
いて、アドレス信号ＭＤＩがデコーダ回路１３に取り込
まれてデコードされる。この時、デコーダ回路１３の出
力信号ＢＤＯ（アドレスＡＤＯをデコードした信号）が
メモリバンク１のラッチ回路１工にラッチされる。そし
て、ラッチ回路１１から信号ＢＤＯが１番目のメモリバ
ンク１におけるメモリセルアレイ１２に供給されてアド
レスＡＤＯに対応したメモリセルに対してデータの入出
力（書込／読出）処理が行われる。また、ラッチ回路１
１の出力信号（ＢＤＯ）はメモリセルアレイ１２のワー
ド線−Ｌｌ　を介して２番目のメモリバンク２における
ラッチ回路２１にも供給される。この出力信号ＢＤＯは
、クロック信号ＣＬＫのさらに次の立ち上がり工・ッジ
Ｃ３においてラッチ回路２１にラッチされる。

さらに、クロック信号ＣＬＫの立ち上がりエツジＣ３に
おいて、アドレス信号ＡＤ２がデコーダ回路１３に取り
込まれてデコードされる。この時、デコーダ回路１３の
出力信号ＢＤＩがメモリバンク１のラッチ回路１１にラ
ッチされ、メモリセルアレイ１２のアドレスＡＤＩに対
応したメモリセルに対してデータの入出力処理が行われ
る。また、２番目のメモリバンク２では、ラッチ回路２
１からの出力信号ＢＤＯによって、２番目のメモリバン
ク２におけるメモリセルアレイ２２のアドレスＡＤＯに
対応したメモリセルに対してデータの入出力処理が行わ
れる。ここで、ラッチ回路２１の出力信号（ＢＤＯ）は
メモリセルアレイ２２のワード線孔２を介して３番目の
メモリバンク３におけるラッチ回路３１にも供給される
。

この出力信号ＢＤＯは、クロック信号ＣＬＫのさらに次
の立ち上がりエツジＣ４においてラッチ回路３１にラッ
チされることになる。以下このような動作が命令終了ま
で行われる。メモリセルアレイの入出力（ビット線）か
らみるとパイプライン処理されることになる。

このように、各メモリバンク１〜４内のメモリセルアレ
イ１１〜４１は、順次１サイクルずつ異なるアドレスに
よって、並列的にアクセスされることになる。第３図で
は、クロック信号ＣＬＫの立ち上がりエツジＣ５より後
において、４ノ＼ンク全てが並列的に動作することにな
る。

第４図は本発明のベクトル演算装置の他の実施例を示す
ブロック図である。

第４図のベクトル演算装置は、前段のラッチ回路１１〜
３１の出力信号が専用の次段バンク接続線り。

〜Ｌ３により次段のラッチ回路２１〜４１に供給される
ようになっている。すなわち、第１図のベクトル演算装
置においては、例えば、ラッチ回路１１の出力信号が１
番目のメモリバンク１におけるメモリセルアレイ１２の
ワード線−り、を介して２番目のメモリバンク２におけ
るラッチ回路２１に供給されているが、本実施例のベク
トル演算装置においては、例えば、ラッチ回路１１の出
力信号が１番目のメモリバンク１におけるメモリセルア
レイ１２を通ることなく専用の次段バンク接続線Ｌ＋を
介して２番目のメモリバンク２におけるラッチ回路２１
に供給されるようになっている。この第４図のベクトル
演算装置の他の構成および動作は、第１図のベクトル演
算装置と同様であり、説明を省略する。

第５図はベクトル演算装置の全体的構成を概略的に示す
図であり、前述した第１図および第４図に示すベクトル
演算装置によりパイプライン処理が行われる様子を示す
ものである。

第５図に示されるように、ベクトル演算装置は、メモリ
バンク１〜４から読み出された（Ｒ）データはバンクセ
レクタＢＳを介して、演算パイプラインＡ−Ｃに供給さ
れ、該演算パイプラインＡ−Ｃの出力がバンクセレクタ
ＢＳを介してメモリバンク１〜４へ書き込まれる（Ｗ）
ようになっている。

すなわち、演算パイプラインＡ−Ｃは、例えば、加算１
乗算、減算等の演算処理を行うもので、各メモリバンク
１〜４から読み出されたデータがＢンクセレクタＢＳに
より順次切り換えられて演算パイプラインＡ〜Ｃへ供給
され、ベクトル処理が行われるようになっている。ここ
で、ベクトル処理とは、処理すべきデータが順序よく格
納されており、そのデータを順番に読み出してパイプラ
イン処理を行うことにより、データの処理速度を見かけ
上高速にみせる処理のことをいう。また、ベクトルデー
タは、１サイクルごとに読みだす必要があるが、その時
、他のバンクのアクセスも同時に行われるようになって
いる。そして、第１回および第４図に示すベクトル演算
装置では、ヘクトルレジスタ（メモリバンク１〜４）の
Ｒ／Ｗ４こ伴うアクセス方式において、アドレスデコー
ダ（デコーダ回路１３）が１つとされ、同一アドレスを
メモリバンク毎にずらして入力することにより、連続す
るベクトルデータのＲ／Ｗを可能とし、ノ々イフ。

ライン処理を行えるようになっている。

（発明の効果〕 以上、詳述したように、本発明のベクトル演算装置は、
デコーダ回路を複数のノ＼ンクで共有化することによっ
て、デコーダ回路の占有する面積を減少して小型化およ
び高集積化を推進すること力くできる。

【図面の簡単な説明】

第１図は本発明に係るベクトル演算装置の一実施例を示
すブロック図、 第２図は第１図のベクトル演算装置の要部を示す回路図
、 第３図は第１図のベクトル演算装置の動作を説明するた
めの図、 第４図は本発明のベクトル演算装置の他の実施例を示す
ブロック図、 第５図はベクトル演算装置の全体的構成を概略的に示す
図、 第６図は従来のベクトル演算装置の一例を示すブロック
図である。 （符号の説明） １〜４・・・バンク、 １１〜４１・・・ラッチ回路、 １２〜４２・・・メモリセルアレイ、 １３・・・デコーダ回路、 ＢＬ、−ＢＬ４・・・ワード線、 ＷＬ２〜ＷＬ４・・・ワード線、 Ｌ１〜Ｌ３・・・次段バンク接続線。 本発明のベクトル演算装置の他の実施例を示すプロ・ツ
ク図第４図 ・、バンクセレクタＢＳ ベクトル演算装置の全体的構成を概略的に示す図第Ｓ図

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリバンク（１〜４）を備え、該複数のメ
   モリバンクに格納されているベクトルデータをアクセス
   してパイプライン処理を行うベクトル演算装置であって
   、 アドレス信号をデコードするデコーダ回路（１３）と、
   該デコーダ回路の出力信号をラッチするラッチ回路（１
   １）と、該ラッチ回路の出力が供給されるワード線（Ｗ
   Ｌ＿１）に接続されたメモリセルアレイ（１２）とを具
   備する１番目のメモリバンク（１）と、前段のメモリバ
   ンクにおけるラッチ回路の出力信号をラッチするラッチ
   回路（２１〜４１）と、当該ラッチ回路の出力が供給さ
   れるワード線（ＷＬ＿２〜ＷＬ＿４）に接続されたメモ
   リセルアレイ（２２〜４２）とを具備する２番目以降の
   メモリバンク（２〜４）とを備え、前記１番目のメモリ
   バンクに設けられたデコーダ回路の出力を各メモリバン
   クに設けられたラッチ回路で１サイクルずつ遅延させ、
   該各メモリバンク内のメモリセルアレイを順次１サイク
   ルずつ異なるアドレスで同時にアクセスするようにした
   ことを特徴とするベクトル演算装置。 ２、前記第１のメモリバンクに設けられたデコーダ回路
   の出力は、順次ラッチ回路およびメモリセルアレイのワ
   ード線を介して次段のメモリバンクに設けられたラッチ
   回路に供給されるようになっている請求項第１項に記載
   のベクトル演算装置。 ３、前記第１のメモリバンクに設けられたデコーダ回路
   の出力は、順次ラッチ回路および専用の接続配線（Ｌ＿
   １〜Ｌ＿３）を介して次段のメモリバンクに設けられた
   ラッチ回路に供給されるようになっている請求項第１項
   に記載のベクトル演算装置。 ４、複数のメモリバンクに格納されているベクトルデー
   タをアクセスしてパイプライン処理を行うメモリバンク
   アクセス方式であって、 第１のメモリバンクに設けられたデコーダ回路の出力を
   各メモリバンクに設けられたラッチ回路で１サイクルず
   つ遅延させ、該各メモリバンク内のメモリセルアレイを
   順次１サイクルずつ異なるアドレスで同時にアクセスす
   るようにしたことを特徴とするメモリバンクアクセス方
   式。 ５、前記第１のメモリバンクに設けられたデコーダ回路
   の出力は、順次ラッチ回路およびメモリセルアレイのワ
   ード線を介して次段のメモリバンクに設けられたラッチ
   回路に供給されるようになっている請求項第４項に記載
   のメモリバンクアクセス方式。 ６、前記第１のメモリバンクに設けられたデコーダ回路
   の出力は、順次ラッチ回路および専用の接続配線を介し
   て次段のメモリバンクに設けられたラッチ回路に供給さ
   れるようになっている請求項第４項に記載のメモリバン
   クアクセス方式。