JPH076080A - フィールド・プログラマブル分散処理メモリ - Google Patents

フィールド・プログラマブル分散処理メモリ

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JPH076080A
JPH076080A JP6000053A JP5394A JPH076080A JP H076080 A JPH076080 A JP H076080A JP 6000053 A JP6000053 A JP 6000053A JP 5394 A JP5394 A JP 5394A JP H076080 A JPH076080 A JP H076080A
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programmable
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ジー． ハワード マーク
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Abstract

(57)【要約】 【目的】 フィールド・プログラム作成機能を有し、分
散処理により処理速度を増加させたフィールド・プログ
ラマブル分散処理メモリを提供する。 【構成】 前記フィールド・プログラマブル分散処理メ
モリは、第１及び第２のメモリ・アレー（３２、３４）
と、前記第１及び第２のメモリ・アレーに接続され、分
散処理機能を実行するフィールド・プログラマブル・デ
ータ・パス（３０）とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、分散された計算のデー
タ処理装置に関する。特に、本発明は、フィールド・プ
ログラマブル分散処理メモリに関する。
【０００２】
【従来の技術】典型的なフォン・ノイマンのアーキテク
チュアにおいてしばしば遭遇する問題を克服するため
に、無数の新しいコンピュータ・アーキテクチュア設計
が提案されていた。並列処理を達成するために多数のプ
ロセッサを付加することは、困難かつ複雑な作業であ
り、一方、単一プロセッサに複数のメモリを付加するこ
とは通常、取るに足らないことであることが分かった。
多数のプロセッサを使用するということは、システム・
バス・アクセスのアービトレーションを必要にさせるも
のであった。更に、メモリから各プロセッサへ適当な入
出力（Ｉ／Ｏ）バスを設けることが不可能ということ
は、利用可能なＣＰＵサイクルを効果的に使用できない
ことになる。従って、現在の並列処理システムの処理能
力は、バス、即ち、Ｉ／Ｏの帯域幅により制限されてい
る。並列処理の分野における研究は、汎用の並列処理ハ
ードウェア及びソフトウェアに固有な困難を克服しよう
とするものであった。並列処理では、一つの課題をまず
より小さなかつ同じような大きさの課題に分割して多数
のプロセッサにより解決しなければならない。多数の並
列処理機械の多重プロセッサを効果的に利用することを
必要とする課題のセグメンテーション・タスクは、複雑
であり、かつうまく解決できないことが証明されてい
た。これは、他の課題も加えて、処理速度に対する直接
的な解決がセグメント化した課題を容易に解決するよう
に設計したアプリケーション専用システムであることを
示している。
【０００３】コンピュータ・システムが大きくなるに従
って、計算能力とメモリ・サイズとの間にミスマッチが
発生する。ディジタル信号処理のように数個の計算タス
クはシステム・サイズに比例した計算サイクルを必要と
する。多年にわたりメモリに計算能力を設けることに基
づく機構が知られていたが、フォン・ノイマン・コンピ
ュータが関わっているので、ほとんど無視されていた。
この種のスマート・メモリの最近の型式がオックスフォ
ード・コンピュータズ（Ｏｘｆｏｒｄ Ｃｏｍｐｕｔｅ
ｒｓ）により開発され、「多数の並列体によるマトリッ
クス・クランチング（Ｍａｔｒｉｘ Ｃｒｕｎｃｈｉｎ
ｇ ｗｉｔｈ Ｍａｓｓｉｖｅ Ｐａｒａｌｌｅｌｉｓ
ｍ）」、ＶＬＳＩシステム設計（ＶＬＳＩ Ｓｙｓｔｅ
ｍ Ｄｅｓｉｇｎ）、第１８頁〜第３２頁（１９８８年
１２月）にクッシュマン（Ｃｕｓｈｍａｎ）により説明
され、また「インテリジェントなメモリ・チップは光計
算と競う（Ｉｎｔｅｌｌｉｇｅｎｔ Ｍｅｍｏｒｙ Ｃ
ｈｉｐ Ｃｏｍｐｅｔｅｓｗｉｔｈ Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｔｉｎｇ）、レーザ・フォーカス・ワールド
（Ｌａｓｅｒ Ｆｏｃｕｓ Ｗｏｒｌｄ）」、第１６３
頁〜第１６４頁（１９８９年４月）にモートン（Ｍｏｒ
ｔｏｎ）により説明されている。しかし、このスマート
・メモリは、中央プロセッサからメモリ・チップへ直列
に書き込むことにより、及びロジックの複雑さに基づく
大きな制約により制限される。
【０００４】
【発明が解決しようとする課題】従って、分散した処理
速度を実行して処理速度を増加させるスマート・メモリ
を得ることが望ましいこととなった。更に、ロジック機
能及び実行する他の計算がユーザによりプログラムでき
るように、フィールド・プログラマブルのスマート分散
処理メモリを提供することが望ましい。
【０００５】
【課題を解決するための手段】本発明によれば、従来の
回路に関連した欠点及び問題をほぼ除去し、又は低減す
る装置が提供される。
【０００６】本発明の一つの特徴によれば、フィールド
・プログラマブル分散処理メモリは、第１のメモリ・ア
レーと、第２のメモリ・アレーとを備えている。更に、
前記第１及び第２のメモリ・アレーの両方にフィールド
・プログラマブル・データ・パスが接続される。前記フ
ィールド・プログラマブル・データ・パスはデータ処理
機能を実行することができる。
【０００７】本発明の他の特徴によれば、分散処理シス
テムが中央処理ユニットと、この中央処理ユニットに接
続され、かつ分散処理機能及び並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリとを
備える。
【０００８】本発明をよく理解するために、添付してい
る図面を参照することができる。
【０００９】
【実施例】図１を参照すると、システム１６の一部とし
てフィールド・プログラマブル分散処理メモリ１０、１
２、…、１４を示すブロック図であり、システム１６に
は中央処理装置（ＣＰＵ）１８、マルチ・ビット・デー
タ・バス２０、アドレス・バス２２、チップ選択デコー
ダ２４、及びＩ／Ｏブロック２６が含まれる。ＣＰＵ１
８は、各フィールド・プログラマブル分散処理メモリ１
０、１２、…、１４を制御する書き込みエネーブル及び
レディー信号を有するモトローラ６８０００又はインテ
ル８０８０のような簡単なプロセッサでよい。システム
１６は、ディジタル信号処理のように計算が集中するア
プリケーションに特に適するが、汎用処理を実行するこ
とも可能である。
【００１０】図２を参照すると、各フィールド・プログ
ラマブル分散処理メモリ１０、１２、…、１４は、実際
には、埋め込まれたフィールド・プログラマブル・デー
タ・パス３０を有する二重メモリである。この二重メモ
リには第１のメモリ・アレー３２及び第２のメモリ・ア
レー３４が含まれている。埋め込まれたフィールド・プ
ログラマブル・データ・パス３０には、メモリ・アレー
３２及び３４に記憶された入力データを用い、次いでデ
ータ・パス３０により処理されたデータをメモリ・アレ
ー３２及び３４に戻して記憶するフィールド・プログラ
マブル・アプリケーション専用ロジックが含まれてい
る。更に、フィールド・プログラマブル分散処理メモリ
１０には、データ・パス３０のフィールド・プログラミ
ングと、フィールド・プログラマブル分散処理メモリ１
０の動作との両方を制御する制御回路３６が含まれる。
【００１１】このフィールド・プログラマブル分散処理
メモリ１０のチップに埋め込まれているロジックは、低
コスト帯域幅のワン・チップの効果と、超高速のメモリ
・アクセスの効果とを提供する。更に、メモリ・アレー
３４は、システム１６が多量の並列分散計算のために各
フィールド・プログラマブル分散処理メモリ１０、１
２、…、１４のデータ・パス３０を同時に使用可能にさ
せる。
【００１２】図２及び図３に示すように、各フィールド
・プログラマブル分散処理メモリ１０、１２、…、１４
には、好ましい大きさを有する次に示す３つの主要な回
路ブロック （ａ）２Ｋ×８ＳＲＡＭのメモリ・アレー３２、 （ｂ）フィールド・プログラマブル・データ・パス３
０、及び （ｃ）２５６×８ＳＲＡＭのメモリ・アレー３４ が含まれている。
【００１３】図１には通常のメモリ・システムのチップ
選択の方法が示されており、ＣＰＵ１８はチップ選択の
復号を実行するために上位５アドレス・ビットを供給す
る。第１の好ましい実施例のチップ選択の方法もメモリ
・アレー３２のアクセスのために上位５アドレス・ビッ
トの復号を用いるが、メモリ・アレー３４に対するアク
セスには各フィールド・プログラマブル分散処理メモリ
におけるレジスタを用いる。ＣＰＵ１８のアドレス空間
におけるプログラマブル・メモリ・アレー３４の位置
は、各フィールド・プログラマブル分散処理メモリ１０
における初期化レジスタ（“ＣＳＢレジスタ”）（図示
なし）を用いてセットされる。このＣＳＢレジスタも通
常のレジスタに単に記憶された値ではなくフィールド・
プログラマブルでもよい。
【００１４】ＣＰＵ１８からの同報伝送に対する応答に
対して、ＣＳＢレジスタの初期化を用いてフィールド・
プログラマブル分散処理メモリ１０、１２、…、１４の
システムを複数のグループに分割することができる。初
期化は任意の時点でＣＰＵ１８により実行可能であり、
簡単なシステムの再構築を可能にする。初期化は、個々
のフィールド・プログラマブル分散処理メモリ１０、１
２、…、１４に一連の２つの特殊アドレスを多数回逐次
的に書き込むことにより、逐次的に実行される。この事
象は初期化として現われる、メモリ・アレー３２に対す
るランダムな書き込みが発生する可能性を除去するよう
に、逐次的に多数回発生することが要求される。各フィ
ールド・プログラマブル分散処理メモリ１０、１２、
…、１４における事象カウンタ（図示なし）は、このシ
ーケンスを検出し、次いでデータ・バス（２０）上のデ
ータを当該フィールド・プログラマブル分散処理メモリ
用のグループを定めるＣＳＢレジスタに書き込む。事象
カウンタ用のクロック（図示なし）は、あらゆるアドレ
スの変更につき１回パルスを発生するアドレス遷移検出
（ＡＴＤ）回路（図示なし）から供給される。初期化中
は、通常の上位５アドレス・ビットのチップ選択は、当
該ＣＳＢレジスタの書き込みのために、一度に１チップ
を選択するものであるが、同報伝送命令の検出中は不活
性であるということが想起される。
【００１５】全てのフィールド・プログラマブル分散処
理メモリ１０、１２、…、１４は、アドレス・バス２２
上の活動を監視して命令の同報伝送にアドレス・バス２
２を使用可能にさせている。この設計は、命令の質問の
ために上位５アドレス・ビットのチップ選択が活性であ
る必要性はないので、全てのフィールド・プログラマブ
ル分散処理メモリ１０、１２、…、１４による命令のた
めに同時的な質問を可能にしている。グループの識別
は、同報伝送の命令に含まれており、要求グループのフ
ィールド・プログラマブル分散処理メモリのみがコマン
ドに応答する。命令フィールドは、第１の好ましい実施
例のフィールド・プログラマブル分散処理メモリの２Ｋ
×８構成では１１ビットである。即ち、最初の３ビット
はコマンドを指定し、次の５ビットのうちの１ビットは
ＡＴＤ信号を発生し、最後の３ビットはＣＳＢレジスタ
に記憶した値との比較によりフィールド・プログラマブ
ル分散処理メモリが属するグループを定める。例えば以
下のテーブルは、グループを表わすＲＲＲによる可能な
符号化を示す。
【００１６】
【表１】 命令 アドレス・ビット ──────────────────────────────────── 同報伝送書き込みモードの開始 ０００ ００００１ ＲＲＲ ０００ ０００００ ＲＲＲ 同報伝送書き込みモードの終了 ００１ ００００１ ＲＲＲ ００１ ０００００ ＲＲＲ ローカル計算の開始 ０１０ ００００１ ＲＲＲ ０１０ ０００００ ＲＲＲ 自己試験モードの開始 ０１１ ００００１ ＲＲＲ ０１１ ０００００ ＲＲＲ ローカル計算の割込 １００ ００００１ ＲＲＲ １００ ０００００ ＲＲＲ
【００１７】フィールド・プログラマブル分散処理メモ
リの事象カウンタは、アドレス・バス上のデータが命令
と一致すること、中間ビットが予測された通りであるこ
と、及び要求したグループがＣＳＢレジスタにおけるグ
ループと一致することの逐次的な発生が制御回路３６に
より検知されると、増加される。この事象カウンタは、
統計的に導出した逐次的な事象の数に達すると、満足さ
れることになる。次いで、制御回路３６はそのグループ
における全フィールド・プログラマブル分散処理メモリ
のために要求された動作を開始する。
【００１８】例えば、システムが４つの同報グループ：
０００、００１、０１０、及び０１１に初期化されたと
仮定する。同報グループ００１に同報伝送書き込みモー
ドの開始を指令するために、ＣＰＵ１８は、まず任意の
フィールド・プログラマブル分散処理メモリの０００
００００１ ００１アドレスを読み出し、次に００００
００００ ００１アドレスを読み出して、ＡＴＤが発生
したクロック・パルスを供給し、このクロック・パルス
が同報グループ００１における全フィールド・プログラ
マブル分散処理メモリの事象カウンタを増加させること
になる。このような読み出しのシーケンスは同報グルー
プ００１における各フィールド・プログラマブル分散処
理メモリの事象カウンタを満足させ、これが要求したコ
マンド０００（同報伝送書き込みモードの開始）を実行
するようにオン・チップの制御ロジックに通知する。こ
の命令により、同報グループ００１における全フィール
ド・プログラマブル分散処理メモリ用のメモリ・アレー
３４のチップ選択（ＣＳＢ）は、活性となる。ＣＰＵ１
８は、同時に同報グループ００１における各フィールド
・プログラマブル分散処理メモリのメモリ・アレー３４
に書き込みを行なう一連の通常の書き込みサイクルを実
行することができる。一つのフィールド・プログラマブ
ル分散処理メモリは、同報伝送書き込みモード中に活性
なメモリ・アレー３２（ＣＳＤ）用のＣＳＢ及びチップ
選択の両方を有することができ、従ってオン・チップの
ロジックはこれをメモリ・アレー３４に対する書き込み
として解釈する。ＣＰＵ１８は、同報伝送タスクを完了
すると、アドレス・バス上に００１ ００００１ ００
１を置くことにより、同報伝送書き込みモードをここで
終了させる命令によることを除き、処理を反復する。こ
れは、ＣＳＢを不活性化して通常モードに行くことを同
報グループ００１におけるフィールド・プログラマブル
分散処理メモリに知らせるものである。
【００１９】図３はフィールド・プログラマブル分散処
理メモリ１０の更に詳細な図である。フィールド・プロ
グラマブル分散処理メモリ１０には、例えば１２８セル
の１２８列のアレーが含まれている。メモリ・アレー３
４は本質的にメモリ・アレー３２の１２８×１６セクシ
ョンである。配列可能なロジック・セル４０のアレー及
び相互接続はデータ・パス３０及び制御回路３６を形成
する。メモリ・アレー３２及び３４は着信するアドレス
信号４２及び内部で発生したアドレス４４によりアドレ
ス指定され、アドレス４４はアドレス・マルチプレクサ
４６により選択され、アドレス・マルチプレクサ４６は
内部で発生した制御信号４８により制御されている。メ
モリ・アレー３２及び３４の入出力は、入出力マルチプ
レクサ５０により制御され、入出力マルチプレクサ５０
は更に内部で発生した制御信号５２により制御されてい
る。配列可能なロジック・セル４０、データ・パス３０
及び制御回路３６は、プログラマブル素子（図５）から
なり、その状態がフィールド・プログラマブル分散処理
をするフィールド・プログラマブル分散処理メモリ１０
を構成している。
【００２０】配列可能なロジック・セル４０は、フィー
ルド・プログラマブル・ゲ−ト・アレー（ＦＰＧＡ）デ
バイスにおいて典型的に用いられている種々の技術及び
方法により実現されてもよい。例えば、チェン（Ｘ．Ｃ
ｈｅｎ）及びハースト（Ｓ．Ｌ．Ｈｕｒｓｔ）が推奨し
た汎用ロジック・モジュール・アプローチ（これらの著
者により発行された多数の論文、例えば「汎用ロジック
・モジュール実現の比較、及び組合わせ的及び逐次的な
ロジック・ネットワークの合成によるそれらの応用（Ａ
Ｃｏｍｐａｒｉｓｏｎ ｏｆ Ｕｎｉｖｅｒｓａｌ−
Ｌｏｇｉｃ−Ｍｏｄｕｌｅ Ｒｅａｌｉｚａｔｉｏｎ
ａｎｄ Ｔｈｅｉｒ Ａｐｐｌｉｃａｔｉｏｎ ｉｎ
ｔｈｅ Ｓｙｎｔｈｅｓｉｓ ｏｆ Ｃｏｍｂｉｎａｔ
ｏｒｉａｌ ａｎｄ Ｓｅｑｕｅｎｔｉａｌ Ｌｏｇｉ
ｃ Ｎｅｔｗｏｒｋｓ）、コンピュータに関するＩＥＥ
Ｅ会報、第ｃ−１３巻、第２号、１９８２年２月を参照
されたい。）；米国カルフォルニア州サンホセのＸＩＬ
ＩＮＫＸによるロジック・セル・アレー・アーキテクチ
ュア；及び米国カルフォルニア州サンバレーのコンカレ
ント・ロジック（Ｃｏｎｃｕｒｒｅｎｔ Ｌｏｇｉ
ｃ）、英国チェシャーのピルキントン・マイクロエレク
トロニックス（株）（Ｐｉｌｋｉｎｇｔｏｎ Ｍｉｃｒ
ｏｅｌｅｃｔｒｏｎｉｃｓ Ｌｔｄ）により作成され、
かつ記録された他のアーキテクチュア等。従って、配列
可能なロジック・セル４０は、採用されたアーキテクチ
ュアと両立する適当な方法によりプログラム可能とされ
る。
【００２１】データ・パス３０における配列可能なロジ
ック・セル４０、プログラマブル・ルーチン・クロス・
バー６０、及びプログラマブル・ルーチン６２は、アプ
リケーション専用データ処理を実行するようにユーザに
よりプログラムされる。プログラマブル・ルーチン・ク
ロス・バー６０及びプログラマブル・ルーチン６２は、
メモリ・アレー３２及び３４に記憶されたデータをアプ
リケーション専用処理のために所定の配列可能なロジッ
ク・セル４０へ、所定の方法により導くようにプログラ
ム可能である。他の多くのルーチン・アーキテクチュア
が発行されており、当然これらを採用することもでき
る。２又は３メタル・レベルの技術を用いるときは、プ
ログラマブル・ルーチン・クロス・バー６０及びプログ
ラマブル・ルーチン６２を配列可能なロジック・セル４
０の先頭に直接置くこと、従って貴重な実際の状態を保
持することができる。
【００２２】図５を参照すると、配列可能なロジック・
セル４０が垂直ルーチン・ライン６６及び水平ルーチン
・ライン６８に示されている。水平ルーチン・ライン６
８は水平ルーチン・チャネル７０を形成しており、水平
ルーチン・チャネル７０の所定数がセグメント化され７
２、かつ所定セットがセグメント化されていない７４。
セグメント化は所定の配列可能なロジック・セル４０に
より実行される機能間で計算及びロジックの分割を可能
にさせる。複数のプログラマブル素子７６は垂直ルーチ
ン・ライン６６及び水平ルーチン・ライン６８の相互接
続を決定し、これによって配列可能なロジック・セル４
０が互いに接続されると共に、メモリ・アレー３２及び
メモリ・アレー３４に接続される。更に、プログラマブ
ル素子７６は、配列可能なロジック・セル４０が実行し
なければならない機能も決定する。プログラマブル素子
７６は、ＳＲＡＭ、ＥＰＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュＥＥＰＲＯＭメモリ・セルに基づくよう
な多数の半導体メモリ・アーキテクチュアにより、また
ＣＭＯＳ、ヒューズに基づく、アンチヒューズに基づく
ような半導体技術により実施されてもよい。
【００２３】このようにして構築されたフィールド・プ
ログラマブル分散処理メモリのデバイスは、フィールド
・プログラマブルに作成され、従ってこれらが実行する
機能はアプリケーション専用となる。従って、フィール
ド・プログラマブル分散処理メモリは、実行される型式
により規制されないので、多量のフィールド・プログラ
マブル分散処理メモリを製造することができる。
【００２４】本発明を詳細に説明したが、請求の範囲に
より定めるように、本発明の精神及び請求の範囲から逸
脱することなく、種々の変更、置換及び交替を行なうこ
とができることを理解すべきである。
【００２５】
【発明の効果】本発明の重要な技術的な効果は、フィー
ルド・プログラマブル分散処理メモリ装置又はスマート
・メモリ装置におけるフィールド・プログラム作成機能
を提供することである。このように構成されることによ
り、これらの装置は汎用アーキテクチュアを有し、しか
もフィールド・プログラミング能力によりアプリケーシ
ョン専用に作成可能である。
【００２６】本発明は、１９９０年３月１６日出願の特
許出願第０７／４９８，２３５号（代理人文書番号第Ｔ
Ｉ−１３４３７号に関するものであり、本出願の出願人
に譲渡されたものである。
【００２７】以上の説明に関して更に以下の項を開示す
る。
【００２８】（１） フィールド・プログラマブル分散
処理メモリにおいて、第１のメモリ・アレーと、第２の
メモリ・アレーと、前記第１及び第２のメモリ・アレー
の両方に接続されたフィールド・プログラマブル・デー
タ・パスであって、データ処理機能を実行する前記フィ
ールド・プログラマブル・データ・パスとを備えたこと
を特徴とするフィールド・プログラマブル分散処理メモ
リ。
【００２９】（２） 前記フィールド・プログラマブル
データ・パスは、データ処理用のフィールド・プログラ
マブルに配列可能なロジック・セルと、前記フィールド
・プログラマブルに配列可能なロジック・セル並びに前
記第１及び第２のメモリ・アレーをプログラマブルに相
互接続する複数のルーチン・ラインと、を備えたことを
特徴とする第１項記載のフィールド・プログラマブル分
散処理メモリ。
【００３０】（３） 前記フィールド・プログラマブル
に配列可能なロジック・セル及びプログラマブルに相互
接続し得る前記ルーチン・ラインは、複数のプログラマ
ブル素子を配列することにより、フィールド・プログラ
マブルであることを特徴とする第２項記載のフィールド
・プログラマブル分散処理メモリ。
【００３１】（４） 前記プログラマブル素子はＣＭＯ
Ｓ ＳＲＡＭであることを特徴とする第３項記載のフィ
ールド・プログラマブル分散処理メモリ。
【００３２】（５） 前記プログラマブル素子はアンチ
ヒューズに基づいたものであることを特徴とする第３項
記載のフィールド・プログラマブル分散処理メモリ。
【００３３】（６） 前記プログラマブル素子はＥＥＰ
ＲＯＭメモリ・セルに基づいたものであることを特徴と
する第３項記載のフィールド・プログラマブル分散処理
メモリ。
【００３４】（７） 前記プログラマブル素子はフラッ
シュＥＥＰＲＯＭメモリ・セルに基づいたものであるこ
とを特徴とする第３項記載のフィールド・プログラマブ
ル分散処理メモリ。
【００３５】（８） 前記プログラマブル素子はＥＰＲ
ＯＭセルに基づいたものであることを特徴とする第３項
記載のフィールド・プログラマブル分散処理メモリ。
【００３６】（９） 前記プログラマブル素子は前記プ
ログラマブル・ルーチン・ラインと連係してフィールド
・プログラマブル・ゲート・アレーを形成することを特
徴とする第２項記載のフィールド・プログラマブル分散
処理メモリ。
【００３７】（１０） 分散処理システムにおいて、中
央処理ユニットと、分散された並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリであ
って、前記中央処理ユニットに接続されている前記複数
のフィールド・プログラマブル分散処理メモリとを備え
たことを特徴とする分散処理システム。
【００３８】（１１） 前記複数のフィールド・プログ
ラマブル分散処理メモリは、第１のメモリ・アレーと、
第２のメモリ・アレーと、前記第１及び第２のメモリ・
アレーの両方に接続されたフィールド・プログラマブル
・データ・パスであって、データ処理機能を実行する前
記フィールド・プログラマブル・データ・パスとを備え
たことを特徴とする第１０項記載の分散処理システム。
【００３９】（１２） 前記フィールド・プログラマブ
ル・データ・パスは、データ処理のためにフィールド配
列可能なロジック・セルと、複数のルーチン・ライン
と、前記フィールド配列可能なロジック・セルを前記ル
ーチン・ライン及び前記第１及び第２のメモリ・アレー
に相互接続する複数のプログラマブル相互接続とを備え
たをことを特徴とする第１１項記載の分散処理システ
ム。
【００４０】（１３） 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はＣＭＯＳ
ＳＲＡＭであることを特徴とする第１２項記載の分散
処理システム。
【００４１】（１４） 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はアンチヒ
ューズに基づいたものであることを特徴とする第１２項
記載の分散処理システム。
【００４２】（１５） 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はＥＥＰＲ
ＯＭメモリ・セルに基づいたものであることを特徴とす
る第１２項記載の分散処理システム。
【００４３】（１６） 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はフラッシ
ュＥＥＰＲＯＭメモリ・セルに基づいたものであること
を特徴とする第１２項記載の分散処理システム。
【００４４】（１７） 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はフラッシ
ュＥＰＲＯＭセルに基づいたものであることを特徴とす
る第１２項記載の分散処理システム。
【００４５】（１８） フィールド・プログラマブル分
散処理メモリは第１のメモリ・アレーと、第２のメモリ
・アレーとを備えている。更に、フィールド・プログラ
マブル・データ・パスが前記第１及び第２のメモリ・ア
レーの両方に接続される。前記フィールド・プログラマ
ブル・データ・パスはデータ処理機能を実行することが
可能である。
【図面の簡単な説明】
【図１】多数のフィールド・プログラマブル分散処理メ
モリを採用しているシステムの簡単なブロック図。
【図２】フィールド・プログラマブル分散処理メモリの
簡単なブロック図。
【図３】フィールド・プログラマブル分散処理メモリの
更に詳細なブロック図。
【図４】フィールド・プログラマブル分散処理メモリの
フィールド・プログラマブル・データ・パスの制御部分
の更に詳細なブロック図。
【図５】フィールド・プログラマブル・データ・パス及
びプログラマブル相互接続及びルーチン・ラインの更に
詳細な図。
【符号の説明】
１０〜１４ フィールド・プログラマブル分散処理メモ
リ １６ システム １８ ＣＰＵ ２４ チップ選択デコーダ ３０ データ・パス ３２、３４ メモリ・アレー ３６ 制御回路 ４０ 配列可能なロジック・セル ６０ プログラマブル・ルーチン・クロス・バー ６２ プログラマブル・ルーチン ６６ 垂直ルーチン・ライン ６８ 水平ルーチン・ライン ７０ 水平ルーチン・チャネル ７６ プログラマブル素子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 フィールド・プログラマブル分散処理メ
    モリにおいて、 第１のメモリ・アレーと、 第２のメモリ・アレーと、 前記第１及び第２のメモリ・アレーの両方に接続された
    フィールド・プログラマブル・データ・パスであって、
    データ処理機能を実行する前記フィールド・プログラマ
    ブル・データ・パスと、を備えたことを特徴とするフィ
    ールド・プログラマブル分散処理メモリ。
JP6000053A 1993-01-04 1994-01-04 フィールド・プログラマブル分散処理メモリ Pending JPH076080A (ja)

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