JPH0498341A - インテリジェント記憶装置 - Google Patents
インテリジェント記憶装置Info
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- JPH0498341A JPH0498341A JP2211794A JP21179490A JPH0498341A JP H0498341 A JPH0498341 A JP H0498341A JP 2211794 A JP2211794 A JP 2211794A JP 21179490 A JP21179490 A JP 21179490A JP H0498341 A JPH0498341 A JP H0498341A
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- Japan
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- communication control
- intelligent storage
- control device
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- Hardware Redundancy (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野Ｊ
この発明は、記憶装置に関するものであり、特に異常時
における信頼性の向上に関するものである。
における信頼性の向上に関するものである。
［従来の技術］
アクセスの高速性が要求される場合にお０て、ＲＡＭ等
の電子的メモリを外部記憶装置として使用する場合かあ
る。
の電子的メモリを外部記憶装置として使用する場合かあ
る。
上記のような高速アクセスが要求される装置として例え
ば、販売時点情報管理システム（ＰＯ３）に用いられる
通信制御装置等がある。通信制御装置は、ＰＯ８端末と
ホストコンピュータとのデータ通信の制御を行うもので
ある。
ば、販売時点情報管理システム（ＰＯ３）に用いられる
通信制御装置等がある。通信制御装置は、ＰＯ８端末と
ホストコンピュータとのデータ通信の制御を行うもので
ある。
第６図に、通信制御装置を用いたシステムの構成図を示
す。公衆回線や専用回線等の回線網２を介して、ホスト
コンピュータ４、通信制御装置６が接続されている。通
信制御装置６には、切り換え回路１１を介してライン８
が接続されており、ＰＯ８の端末１０とともに、ロー力
ルエリアネ・ントワーク（ＬＡＮ）を構成している。
す。公衆回線や専用回線等の回線網２を介して、ホスト
コンピュータ４、通信制御装置６が接続されている。通
信制御装置６には、切り換え回路１１を介してライン８
が接続されており、ＰＯ８の端末１０とともに、ロー力
ルエリアネ・ントワーク（ＬＡＮ）を構成している。
通信制御装置６の役割は、端末１０から送られてくるデ
ータを処理した後、ホストコンピュータ４に送ったり、
ホストコンピュータ４からのデータを端末ＩＯに送った
りすることである。例えば、ＰＯ８端末ｌＯから商品コ
ードデータが入力されると、通信制御装置６はこれを受
は取り、当該商品コードに対応する単価をテーブルから
見つけ出す。通信制御装置６は、この見出した単価を、
通信網２を介してホストコンピュータ４に送る。
ータを処理した後、ホストコンピュータ４に送ったり、
ホストコンピュータ４からのデータを端末ＩＯに送った
りすることである。例えば、ＰＯ８端末ｌＯから商品コ
ードデータが入力されると、通信制御装置６はこれを受
は取り、当該商品コードに対応する単価をテーブルから
見つけ出す。通信制御装置６は、この見出した単価を、
通信網２を介してホストコンピュータ４に送る。
商品コードと単価との関係を示すテーブルは、膨大な大
きさとなるので、ハードディスク等の外部記憶装置に記
憶される。この場合、迅速な処理を行うために、ハード
ディスクに代えて、半導体メモリを用いたＲＡＭディス
クを使用することがある。ＲＡＭディスクは、機械的動
作部分がないので、ハードディスク等に比べ、アクセス
時間が極めて短い。したがって、商品コートに対応する
単価を迅速に得ることができ、処理速度が向上する。な
お、ＲＡＭディスクのファイル管理は、通信制御装置５
のＣＰＵか行う。
きさとなるので、ハードディスク等の外部記憶装置に記
憶される。この場合、迅速な処理を行うために、ハード
ディスクに代えて、半導体メモリを用いたＲＡＭディス
クを使用することがある。ＲＡＭディスクは、機械的動
作部分がないので、ハードディスク等に比べ、アクセス
時間が極めて短い。したがって、商品コートに対応する
単価を迅速に得ることができ、処理速度が向上する。な
お、ＲＡＭディスクのファイル管理は、通信制御装置５
のＣＰＵか行う。
ところで、通信制御装置６に障害か生した場合のために
、同し構成の通信制御装置７か設けられている。両通信
制御装置６．７は、通常は異なる端末１０．ＩＯＡを担
当し、双方とも動作を行っている。
、同し構成の通信制御装置７か設けられている。両通信
制御装置６．７は、通常は異なる端末１０．ＩＯＡを担
当し、双方とも動作を行っている。
しかし、何れか一方か故障すると、他方の通信制御装置
か全ての端末を担当して処理を行う。
か全ての端末を担当して処理を行う。
［発明が解決しようとする課題］
しかしなから、上記のＲＡＭディスクのような従来の半
導体メモリ装置には、次のような問題点かあった。
導体メモリ装置には、次のような問題点かあった。
従来のＲＡＭディスクは、本体である通信制御装置のＣ
ＰＵによって管理されている。したかつて、ＲＡ Ｍデ
ィスクには故障かなくとも、通信制御装置のＣＰＵが故
障すると、ＲＡＭディスクか使用できなくなっていた。
ＰＵによって管理されている。したかつて、ＲＡ Ｍデ
ィスクには故障かなくとも、通信制御装置のＣＰＵが故
障すると、ＲＡＭディスクか使用できなくなっていた。
この際、故障を生した通信制御装置のＲＡＭディスクの
データを使用できなくなるという問題かあった。
データを使用できなくなるという問題かあった。
また、安全のため、双方の通信制御装置のＲＡＭディス
クに同しデータを記録する場合かある。
クに同しデータを記録する場合かある。
この際に、両ＲＡＭディスクの内容か同一であるか否か
を確認するためには、ＣＰＵの管理の下、両ＲＡＭディ
スクの記憶内容の照合を行う必要がある。ところで、端
末使用者の待ち時間をできるたけ少なくするため、ＣＰ
Ｕは端末に対して迅速な応答を行う必要かある。ＣＰし
か両ＲＡＭディスクの記憶内容の照合を行うと、端末に
対しての応答が遅くなるという問題を生じる。したかっ
て、両ＲＡＭディスクの記憶内容の照合を行うことがで
きす、両ＲＡＭディスクの記憶内容の同一性か保証され
ないという問題があった。
を確認するためには、ＣＰＵの管理の下、両ＲＡＭディ
スクの記憶内容の照合を行う必要がある。ところで、端
末使用者の待ち時間をできるたけ少なくするため、ＣＰ
Ｕは端末に対して迅速な応答を行う必要かある。ＣＰし
か両ＲＡＭディスクの記憶内容の照合を行うと、端末に
対しての応答が遅くなるという問題を生じる。したかっ
て、両ＲＡＭディスクの記憶内容の照合を行うことがで
きす、両ＲＡＭディスクの記憶内容の同一性か保証され
ないという問題があった。
この発明は、上記のような問題点を解決して、本体ＣＰ
Ｕの動作の有無に依存せず、信頼性の高いインテリジェ
ント記憶装置を提供することを目的とする。
Ｕの動作の有無に依存せず、信頼性の高いインテリジェ
ント記憶装置を提供することを目的とする。
［課題を解決するための手段］
請求項１のインテリジェント記憶装置は、２重化された
装置において用いられるものであり、 第１の本体装置、第２の本体装置および他の半導体メモ
リとデータをやり取りするためのメモリバス制御手段、 半導体メモリへの読み出し・書込みを制御するファイル
制御手段、 半導体メモリの記憶内容と他の半導体メモリの記憶内容
が同一であるか否かを判定する記憶内容比較手段、 を備えている。
装置において用いられるものであり、 第１の本体装置、第２の本体装置および他の半導体メモ
リとデータをやり取りするためのメモリバス制御手段、 半導体メモリへの読み出し・書込みを制御するファイル
制御手段、 半導体メモリの記憶内容と他の半導体メモリの記憶内容
が同一であるか否かを判定する記憶内容比較手段、 を備えている。
請求項２のインテリジェント記憶装置は、第１の本体装
置、第２の本体装置および他゛の半導体メモリが正常に
動作しているか否かを確認する確認手段、 を備えている。
置、第２の本体装置および他゛の半導体メモリが正常に
動作しているか否かを確認する確認手段、 を備えている。
請求項３のインテリジェント記憶装置は、２以上の本体
装置からのアクセスを受けるものであり、 第１の本体装置および第２の本体装置とデータをやり取
りするためのメモリバス制御手段、半導体メモリへの読
み出し・書込みを制御するファイル制御手段、 第１の本体装置、第２の本体装置が正常に動作している
か否かを確認する確認手段、 確認手段によって異常が発見された場合に、正常に動作
している本体装置に対し、未処理データを送るデータ引
継ぎ手段、 を備えている。
装置からのアクセスを受けるものであり、 第１の本体装置および第２の本体装置とデータをやり取
りするためのメモリバス制御手段、半導体メモリへの読
み出し・書込みを制御するファイル制御手段、 第１の本体装置、第２の本体装置が正常に動作している
か否かを確認する確認手段、 確認手段によって異常が発見された場合に、正常に動作
している本体装置に対し、未処理データを送るデータ引
継ぎ手段、 を備えている。
［作用］
ファイル制御手段は、本体装置側の制御から独立して、
読み出し・書き込みを行う。また、記憶内容比較手段は
、２重化されたインテリジェント記憶装置の記憶内容の
比較を行う。確認手段は、第１の本体装置、第２の本体
装置および他の半導体メモリか正常に動作しているか否
かを判断する。
読み出し・書き込みを行う。また、記憶内容比較手段は
、２重化されたインテリジェント記憶装置の記憶内容の
比較を行う。確認手段は、第１の本体装置、第２の本体
装置および他の半導体メモリか正常に動作しているか否
かを判断する。
また、データ引継ぎ手段は、異常時にやり取りしていた
未処理データを、正常動作中の本体装置に送る。
未処理データを、正常動作中の本体装置に送る。
［実施例］
第１図に、この発明の一実施例によるインテリジェント
記憶装置を用いた通信制御システムを示す。回線切換器
１２によって、ライン８ａ、ライン８ｂと通信制御装置
６、通信制御装置７との接続が選択される。ライン８ａ
、 ８ｂには、それぞれ多数のＰＯ８端末１０が接続
されている。通信制御装置６がライン８ａに接続された
ＰＯ８端末１０からの電文を受け、通信制御装置７がラ
イン８ｂに接続されたＰＯ８端末１０からの電文を受け
るように、回線切換器１２か回線を選択している。また
、回線切換器１２は、ホストコンピュータ４と通信制御
装置６．７との接続の切換えも行う。なお、ホストコン
ピュタ４に対しても、ライン９ａ、９ｂの２回線か用意
されている。
記憶装置を用いた通信制御システムを示す。回線切換器
１２によって、ライン８ａ、ライン８ｂと通信制御装置
６、通信制御装置７との接続が選択される。ライン８ａ
、 ８ｂには、それぞれ多数のＰＯ８端末１０が接続
されている。通信制御装置６がライン８ａに接続された
ＰＯ８端末１０からの電文を受け、通信制御装置７がラ
イン８ｂに接続されたＰＯ８端末１０からの電文を受け
るように、回線切換器１２か回線を選択している。また
、回線切換器１２は、ホストコンピュータ４と通信制御
装置６．７との接続の切換えも行う。なお、ホストコン
ピュタ４に対しても、ライン９ａ、９ｂの２回線か用意
されている。
通信制御装置６は、ＰＯ８端末１０やホストコンピュー
タ４と通信を行うための通信制御部２０、装置全体をプ
ログラムに従い制御するＣＰＵ２２、プログラムの格納
されたプログラムメモリ２４、データを記憶するデータ
メモリ２６（この実施例においては、半導体メモリ、ハ
ードディスク、フロッピィディスクによって構成される
）、メモリバス制御のためのメモリーバス制御部２８を
備えている。
タ４と通信を行うための通信制御部２０、装置全体をプ
ログラムに従い制御するＣＰＵ２２、プログラムの格納
されたプログラムメモリ２４、データを記憶するデータ
メモリ２６（この実施例においては、半導体メモリ、ハ
ードディスク、フロッピィディスクによって構成される
）、メモリバス制御のためのメモリーバス制御部２８を
備えている。
各部は、バス３４によって接続されている。通信制御装
置７も同様の構成である。
置７も同様の構成である。
インテリジェント記憶装置５０は、メモリバス制御部４
０、ＣＰＵ４２、プログラムメモリ４４、データデータ
バス３０、アドレスバス３２か接続されている。
０、ＣＰＵ４２、プログラムメモリ４４、データデータ
バス３０、アドレスバス３２か接続されている。
データバス３０、アドレスバス３２は、もう一つのイン
チリンエンド記憶装置５１および通信制御装置６．７に
も接続されているので、これらの間で相互にデータのや
りとりか可能である。プログラムメモリ４４は、半導体
メモリによって構成されており、データメモリ４６をＲ
ＡＭディスクとして使用するためのプログラムか格納さ
れている。
チリンエンド記憶装置５１および通信制御装置６．７に
も接続されているので、これらの間で相互にデータのや
りとりか可能である。プログラムメモリ４４は、半導体
メモリによって構成されており、データメモリ４６をＲ
ＡＭディスクとして使用するためのプログラムか格納さ
れている。
以上のように構成された装置において、通常状態では、
通信制御装置６はメモリバス３０．３２を介して、イン
テリジェント記憶装置５０にアクセスを行う。インテリ
ジェント記憶装置５０には、アクセスの高速性か要求さ
れる商品−単価テーブル等か記憶される。同様にして、
通信制御装置７は、インテリジェント記憶装置５１にア
クセスを行う。
通信制御装置６はメモリバス３０．３２を介して、イン
テリジェント記憶装置５０にアクセスを行う。インテリ
ジェント記憶装置５０には、アクセスの高速性か要求さ
れる商品−単価テーブル等か記憶される。同様にして、
通信制御装置７は、インテリジェント記憶装置５１にア
クセスを行う。
今、通信制御装置６か故障したとする。この際には、回
線切換器１２は、ライン８ａ、８ｂ、９ａ、９ｂの双方
を通信制御装置７に接続する。通信制御装置７は、ライ
ン８ａ 、 ９ａから受けたデータの処理は、イｂから
受けたデータの処理は、インテリジェント記憶装置５１
にて行う。このように、通信制御装置６か故障しても、
インテリジェントメモリ５０は独立して動作可能である
。したがって、インテリジェント記憶装置５０に記憶さ
れたデータをそのまま使用することができる。さらに、
故障時にも記憶装置の切換えが必要ないので、迅速な故
障対応処理を行うことができる。
線切換器１２は、ライン８ａ、８ｂ、９ａ、９ｂの双方
を通信制御装置７に接続する。通信制御装置７は、ライ
ン８ａ 、 ９ａから受けたデータの処理は、イｂから
受けたデータの処理は、インテリジェント記憶装置５１
にて行う。このように、通信制御装置６か故障しても、
インテリジェントメモリ５０は独立して動作可能である
。したがって、インテリジェント記憶装置５０に記憶さ
れたデータをそのまま使用することができる。さらに、
故障時にも記憶装置の切換えが必要ないので、迅速な故
障対応処理を行うことができる。
通信制御装置７が故障した場合も、上記と同様の動作か
行われる。
行われる。
また、インテリジェント記憶装置５０．５１の何れか一
方か故障した場合には、正常なインテリジェント記憶装
置１台と通信制御装置２台とによって処理が行われる。
方か故障した場合には、正常なインテリジェント記憶装
置１台と通信制御装置２台とによって処理が行われる。
また、この実施例におけるインテリジェント記憶装置５
０．５１においては、以下に示す確認プログラムを有し
ている。第２図に、インテリジェント記憶装置５０のメ
モリ４４に記憶されている確認プログラムをフローチャ
ートで示す。このプログラムは、一定時間毎に繰り返し
実行されるものである。
０．５１においては、以下に示す確認プログラムを有し
ている。第２図に、インテリジェント記憶装置５０のメ
モリ４４に記憶されている確認プログラムをフローチャ
ートで示す。このプログラムは、一定時間毎に繰り返し
実行されるものである。
まず、ステップＳ１において、ＣＰＵ４２は、メモリバ
ス３０，３２を介して、通信制御装置６に”ｒｅａｄｙ
”コマンドを送る。通信制御装置６が正常に動作してい
なければ、”ＡＣＫ”（確認）コマンドが返送されてこ
ない。この場合には、ステップＳ２からステップＳ３へ
進み、通信制御装置６の異常を、メモリバス３０，３２
を介して記憶装置５１、通信制御装置７に通知する。こ
れと同時に、正常動作フラグテーブルにある通信制御装
置６の正常動作中フラグをＯＦＦにする（第３図参照）
。その後、ステップＳ５を実行する。
ス３０，３２を介して、通信制御装置６に”ｒｅａｄｙ
”コマンドを送る。通信制御装置６が正常に動作してい
なければ、”ＡＣＫ”（確認）コマンドが返送されてこ
ない。この場合には、ステップＳ２からステップＳ３へ
進み、通信制御装置６の異常を、メモリバス３０，３２
を介して記憶装置５１、通信制御装置７に通知する。こ
れと同時に、正常動作フラグテーブルにある通信制御装
置６の正常動作中フラグをＯＦＦにする（第３図参照）
。その後、ステップＳ５を実行する。
一方、ステップＳ２において、”ＡＣＫ”（確認）コマ
ンドか返送されてくると、通信制御装置６は正常である
と判断し、通信制御装置６の正常動作中フラグをＯＮに
する（ステップＳ４）。
ンドか返送されてくると、通信制御装置６は正常である
と判断し、通信制御装置６の正常動作中フラグをＯＮに
する（ステップＳ４）。
次に、通信制御装置７に対しても同様に、”ｒｅａｄｙ
”コマンドを送信する（ステップＳ５）。これに対し、
”ＡＣＫ”コマンドが返信されなければ、通信制御装置
７の異常であると判断し、記憶装置５１、通信制御装置
６に通知する。同時に、通信制御装置７の正常動作中フ
ラグをＯＦＦにする（第３図参照）。その後、ステップ
Ｓ９を実行する。
”コマンドを送信する（ステップＳ５）。これに対し、
”ＡＣＫ”コマンドが返信されなければ、通信制御装置
７の異常であると判断し、記憶装置５１、通信制御装置
６に通知する。同時に、通信制御装置７の正常動作中フ
ラグをＯＦＦにする（第３図参照）。その後、ステップ
Ｓ９を実行する。
一方、ステップＳ６において、”ＡＣＫ”（確認）コマ
ンドか返送されてくると、通信制御装置７は正常である
と判断し、通信制御装置７の正常動作中フラグをＯＮに
する（ステップＳ＋）。
ンドか返送されてくると、通信制御装置７は正常である
と判断し、通信制御装置７の正常動作中フラグをＯＮに
する（ステップＳ＋）。
さらに、記憶装置５１に対して”ｒｅａｄｙ”コマンド
を送信し、上記と同様の動作を行う（ステップＳ。
を送信し、上記と同様の動作を行う（ステップＳ。
〜Ｓ１゜）。
なお、上記では、インテリジェント記憶装置５０にって
説明したが、インテリジェント記憶装置５１についても
同様である。
説明したが、インテリジェント記憶装置５１についても
同様である。
以上のように、この実施例においては、インテリジェン
ト記憶装置５０．５１か、通信制御装置６．７および他
方のインテリジェント記憶装置の正常動作を確認してい
る。インテリジェント記憶装置のＣＰＵは、通信制御装
置のＣＰＵに比べてタスクに余裕かあるので、通信制御
装置のＣＰＵにより確認動作を行う場合よりも、迅速に
機器の異常を発見することができる。
ト記憶装置５０．５１か、通信制御装置６．７および他
方のインテリジェント記憶装置の正常動作を確認してい
る。インテリジェント記憶装置のＣＰＵは、通信制御装
置のＣＰＵに比べてタスクに余裕かあるので、通信制御
装置のＣＰＵにより確認動作を行う場合よりも、迅速に
機器の異常を発見することができる。
なお、通信制御システムの運用形態として、２つのイン
テリジェント記憶装置５０．５１に同じデータを記憶さ
せる場合かある。これは、データそのものを２重化して
、データ消失の危険を少なくするためである。このよう
な２重化を行った場合に、この発明に係るインテリジェ
ント記憶装置５０．５１を使用すれば、双方の記憶内容
の照合をインテリジェント記憶装置５０．５１のＣＰ
Ｕ ４２，４３によって行うことかできる。したがって
、通信制御装置６．７のＣＰＵ２２が、ＰＯ８端末１０
とのデータ処理のために時間制限を受ける場合であって
も、記憶内容の照合を行うことかでき、信頼性か向上す
る。
テリジェント記憶装置５０．５１に同じデータを記憶さ
せる場合かある。これは、データそのものを２重化して
、データ消失の危険を少なくするためである。このよう
な２重化を行った場合に、この発明に係るインテリジェ
ント記憶装置５０．５１を使用すれば、双方の記憶内容
の照合をインテリジェント記憶装置５０．５１のＣＰ
Ｕ ４２，４３によって行うことかできる。したがって
、通信制御装置６．７のＣＰＵ２２が、ＰＯ８端末１０
とのデータ処理のために時間制限を受ける場合であって
も、記憶内容の照合を行うことかでき、信頼性か向上す
る。
第４図に、他の実施例を示す。この実施例においては、
２つの通信制御装置６．７に対して、単一のインテリジ
ェント記憶装置５０か接続されている。したがって、ラ
イン８ａからのデータもライン８ｂからのデータも、同
じインテリジェント記憶装置５０に記憶される。
２つの通信制御装置６．７に対して、単一のインテリジ
ェント記憶装置５０か接続されている。したがって、ラ
イン８ａからのデータもライン８ｂからのデータも、同
じインテリジェント記憶装置５０に記憶される。
この実施例において、通信制御装置６に故障が生じると
、ＣＰＵ４２はこれを検出して第５図のようなプログラ
ムを実行する。まず、ＣＰＵ４２は、通信制御装置７の
正常動作中フラグ（第３図参照）がＯＮであるか否かを
確認する（ステップＳ５ ｏ）。
、ＣＰＵ４２はこれを検出して第５図のようなプログラ
ムを実行する。まず、ＣＰＵ４２は、通信制御装置７の
正常動作中フラグ（第３図参照）がＯＮであるか否かを
確認する（ステップＳ５ ｏ）。
通信制御装置７も故障であれば、処理を中断せざるを得
ない。通信制御装置７が正常動作中であれば、通信制御
装置６の故障を通知する。これと同時に、故障発生時に
通信制御装置６とやり取りしていたデータ（すなわち未
処理のデータ）を、通信制御装置７に送る（ステップＳ
５．）。通信制御装置７は、この未処理データを受は取
って、処理を続行する。
ない。通信制御装置７が正常動作中であれば、通信制御
装置６の故障を通知する。これと同時に、故障発生時に
通信制御装置６とやり取りしていたデータ（すなわち未
処理のデータ）を、通信制御装置７に送る（ステップＳ
５．）。通信制御装置７は、この未処理データを受は取
って、処理を続行する。
上記のように、この実施例では、故障時に記憶装置の切
換え等を必要とせず、迅速に処理を続行できる。
換え等を必要とせず、迅速に処理を続行できる。
［発明の効果］
請求項１に係るインテリジェント記憶装置は、ファイル
制御手段を有し、本体装置側の制御から独立して、読み
出し・書き込みを行うことができる。したがって、本体
装置が故障しても、独立して動作可能であって、信頼性
が高い。また、記憶内容比較手段を備えているので、記
憶内容の比較を行うことができ、データの２重化を行っ
た場合の信頼性が向上する。
制御手段を有し、本体装置側の制御から独立して、読み
出し・書き込みを行うことができる。したがって、本体
装置が故障しても、独立して動作可能であって、信頼性
が高い。また、記憶内容比較手段を備えているので、記
憶内容の比較を行うことができ、データの２重化を行っ
た場合の信頼性が向上する。
請求項２に係るインテリジェント記憶装置は、確認手段
を備えているので、第１の本体装置、第２の本体装置お
よび他の半導体メモリか正常に動作しているか否かを迅
速に判断することかできる。
を備えているので、第１の本体装置、第２の本体装置お
よび他の半導体メモリか正常に動作しているか否かを迅
速に判断することかできる。
請求項３に係るインテリジェント記憶装置は、データ引
継ぎ手段を備えているので、故障発生時に迅速に処理の
続行を行うことができる。
継ぎ手段を備えているので、故障発生時に迅速に処理の
続行を行うことができる。
第１図はこの発明の一実施例によるインテリジェント記
憶装置を使用したシステムの構成図、第２図はメモリ４
４に記憶されたプログラムを示すフローチャート、 第３図は正常動作テーブルを示す図、 第４図は他の実施例によるインテリジェント記憶装置を
使用したシステムの構成図、 第５図は通信制御装置が故障した場合の動作プログラム
を示すフローチャート、 第６図は従来の装置を示す図である。 第 １ 図 ２８４０４１・・・メモリバス制御部 ３０３２・・・メモリバス ４２・・・ＣＰＵ ４４４５・・・メモリ 第 図 第 図 第 図
憶装置を使用したシステムの構成図、第２図はメモリ４
４に記憶されたプログラムを示すフローチャート、 第３図は正常動作テーブルを示す図、 第４図は他の実施例によるインテリジェント記憶装置を
使用したシステムの構成図、 第５図は通信制御装置が故障した場合の動作プログラム
を示すフローチャート、 第６図は従来の装置を示す図である。 第 １ 図 ２８４０４１・・・メモリバス制御部 ３０３２・・・メモリバス ４２・・・ＣＰＵ ４４４５・・・メモリ 第 図 第 図 第 図
Claims (3)
- （１）２重化された装置において用いられる記憶装置に
おいて、 第１の本体装置、第２の本体装置および他の半導体メモ
リとデータをやり取りするためのメモリバス制御手段、 半導体メモリへの読み出し・書込みを制御するファイル
制御手段、 半導体メモリの記憶内容と他の半導体メモリの記憶内容
が同一であるか否かを判定する記憶内容比較手段、 を備えたことを特徴とするインテリジェント記憶装置。 - （２）請求項１のインテリジェント記憶装置において、 第１の本体装置、第２の本体装置および他の半導体メモ
リが正常に動作しているか否かを確認する確認手段、 を備えたことを特徴とするインテリジェント記憶装置。 - （３）２以上の本体装置からのアクセスを受ける記憶装
置であって、 第１の本体装置および第２の本体装置とデータをやり取
りするためのメモリバス制御手段、半導体メモリへの読
み出し・書込みを制御するファイル制御手段、 第１の本体装置、第２の本体装置が正常に動作している
か否かを確認する確認手段、 確認手段によって異常が発見された場合に、正常に動作
している本体装置に対し、未処理データを送るデータ引
継ぎ手段、 を備えたことを特徴とするインテリジェント記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211794A JPH0498341A (ja) | 1990-08-09 | 1990-08-09 | インテリジェント記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211794A JPH0498341A (ja) | 1990-08-09 | 1990-08-09 | インテリジェント記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498341A true JPH0498341A (ja) | 1992-03-31 |
Family
ID=16611719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211794A Pending JPH0498341A (ja) | 1990-08-09 | 1990-08-09 | インテリジェント記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498341A (ja) |
-
1990
- 1990-08-09 JP JP2211794A patent/JPH0498341A/ja active Pending
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