JPH0498678A - レジスタ・ファイル制御方式 - Google Patents
レジスタ・ファイル制御方式Info
- Publication number
- JPH0498678A JPH0498678A JP2215442A JP21544290A JPH0498678A JP H0498678 A JPH0498678 A JP H0498678A JP 2215442 A JP2215442 A JP 2215442A JP 21544290 A JP21544290 A JP 21544290A JP H0498678 A JPH0498678 A JP H0498678A
- Authority
- JP
- Japan
- Prior art keywords
- slave
- register file
- latch
- microinstruction
- address information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レジスタ・ファイル制御方式に関する。
従来、この種のレジスタ・ファイル制御方式は、第２図
に示すように、アドレス・ラッチ１はアドレス情報であ
るライトアドレス信号ａＯ９ａ１をマスタ・クロックｂ
で取込み、ライトアドレス信号ｃｏ、ｃｌを出力する。
に示すように、アドレス・ラッチ１はアドレス情報であ
るライトアドレス信号ａＯ９ａ１をマスタ・クロックｂ
で取込み、ライトアドレス信号ｃｏ、ｃｌを出力する。
デコーダ２は、それらをデコードし、アドレス情報であ
るワードアドレス信号ｄｏ、ｄｉ、ｄ２．ｄ３を生成し
、１つずつ順次レジスタ・ファイル４に出力する。
るワードアドレス信号ｄｏ、ｄｉ、ｄ２．ｄ３を生成し
、１つずつ順次レジスタ・ファイル４に出力する。
レジスターファイル４は、入力データｆをマスタークロ
ックｂによりマスタ・う・７チ４００に取込み、ワード
アドレス信号ｄＯ〜ｄ３の内１つが入力することにより
、ワードアドレス信号に対応したスレーブ・ラッチ４０
，４１．４２．４３に、マスタ・ラッチ４００に保持さ
れてし）た入力データｆを書込んでいた。
ックｂによりマスタ・う・７チ４００に取込み、ワード
アドレス信号ｄＯ〜ｄ３の内１つが入力することにより
、ワードアドレス信号に対応したスレーブ・ラッチ４０
，４１．４２．４３に、マスタ・ラッチ４００に保持さ
れてし）た入力データｆを書込んでいた。
上述した従来のレジスタ・ファイル制御方式は、１回に
１つのアドレスのスレーブ・う・７千（こしかデータを
書込むことができないため、すべてのスレーブ・ラッチ
４０〜４３に同じデータを書込む場合にはスレーブ・ラ
ッチの数だけ書込み動作を行わなければならないという
問題点がある。
１つのアドレスのスレーブ・う・７千（こしかデータを
書込むことができないため、すべてのスレーブ・ラッチ
４０〜４３に同じデータを書込む場合にはスレーブ・ラ
ッチの数だけ書込み動作を行わなければならないという
問題点がある。
また、そのためファームウェアのステ・ｙブ数と実行時
間が大きくなるという問題点がある。
間が大きくなるという問題点がある。
本発明の目的は、ファームウェアのステ・ツブ数の削減
と実行時間の短縮ができるレジスタ・ファイル制御方式
を提供することにある。
と実行時間の短縮ができるレジスタ・ファイル制御方式
を提供することにある。
本発明のレジスタ・ファイル制御方式は、１つのマスタ
・ラッチと複数のスレーブ−ラッチとから構成され、マ
スタ・クロックの入力により前記マスタ・ラッチに取込
んだ入力データを、前記スレーブ・ラッチのアドレス情
報の入力により、前記スレーブ・ラッチに書込むレジス
タ・ファイルと、前記スレーブ・ラッチのアドレス情報
を前記マスタ・クロックで取込み出力するアドレス・う
・ソチと、前記アドレス情報をデコードして複数のアド
レス情報を１つずつ順次に生成し前記レジスタ・ファイ
ルに出力するデコーダとを有するレジスタ・ファイル制
御方式において、前記レジスタ・ファイルのすべての前
記スレーブ・ラッチに同じデータを書込むマイクロ命令
によりすべての前記スレーブ・ラッチにアドレス情報を
同時に出力し、前記マイクロ命令以外の時は１つの前記
スレーブ・ラッチにアドレス情報を出力する書込制御回
路を有して構成されている。
・ラッチと複数のスレーブ−ラッチとから構成され、マ
スタ・クロックの入力により前記マスタ・ラッチに取込
んだ入力データを、前記スレーブ・ラッチのアドレス情
報の入力により、前記スレーブ・ラッチに書込むレジス
タ・ファイルと、前記スレーブ・ラッチのアドレス情報
を前記マスタ・クロックで取込み出力するアドレス・う
・ソチと、前記アドレス情報をデコードして複数のアド
レス情報を１つずつ順次に生成し前記レジスタ・ファイ
ルに出力するデコーダとを有するレジスタ・ファイル制
御方式において、前記レジスタ・ファイルのすべての前
記スレーブ・ラッチに同じデータを書込むマイクロ命令
によりすべての前記スレーブ・ラッチにアドレス情報を
同時に出力し、前記マイクロ命令以外の時は１つの前記
スレーブ・ラッチにアドレス情報を出力する書込制御回
路を有して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例のプロ・７り図である。同
実施例は従来例のデコーダ２とレジスターファイル４と
の間に、書込制御回路３を設けた構成となっている。書
込制御回路３は、レジスターファイル４のすべてのスレ
ーブ・ラッチに同じデータを書込むマイクロ命令（以後
、マイクロ命令と記ｔ）ｈにより、すべてのスレーブ・
う・ツチ４０〜４３にアドレス情報であるライトイネー
ブル信号ｇｏ、ｇ１．ｇ２．ｇ３を出力する。マイクロ
命令り以外の時は、１つのスレーブ・う・ツチ４０〜４
３のみに、それに対応するライトイネーブル信号を出力
する。
実施例は従来例のデコーダ２とレジスターファイル４と
の間に、書込制御回路３を設けた構成となっている。書
込制御回路３は、レジスターファイル４のすべてのスレ
ーブ・ラッチに同じデータを書込むマイクロ命令（以後
、マイクロ命令と記ｔ）ｈにより、すべてのスレーブ・
う・ツチ４０〜４３にアドレス情報であるライトイネー
ブル信号ｇｏ、ｇ１．ｇ２．ｇ３を出力する。マイクロ
命令り以外の時は、１つのスレーブ・う・ツチ４０〜４
３のみに、それに対応するライトイネーブル信号を出力
する。
書込制御回路３は、マイクロ命令りが論理「１」の時、
ワードアドレス信号ｄＯ〜ｄ３に関係なくスレーブ・ク
ロックｅからライトイネーブル信号ｇｏ、ｇ１．ｇ２．
ｇ３のすべてを有効にし、レジスタ・ファイル４のスレ
ーブ・ラッチ４０〜４３すべてに入力データｆを書込む
。
ワードアドレス信号ｄＯ〜ｄ３に関係なくスレーブ・ク
ロックｅからライトイネーブル信号ｇｏ、ｇ１．ｇ２．
ｇ３のすべてを有効にし、レジスタ・ファイル４のスレ
ーブ・ラッチ４０〜４３すべてに入力データｆを書込む
。
マイクロ命令りが、論理「０」の時はデコーダ２から出
力されるワードアドレス信号ｄｏ〜ｄ３とスレーブ・ク
ロックＣから１つのライトイネーブル信号のみを有効と
し、１つのスレーブ・ラッチ４０〜４３に入力データｆ
を書込む。
力されるワードアドレス信号ｄｏ〜ｄ３とスレーブ・ク
ロックＣから１つのライトイネーブル信号のみを有効と
し、１つのスレーブ・ラッチ４０〜４３に入力データｆ
を書込む。
以上説明したように本発明は、従来のレジスタ・ファイ
ル制御方式に全ワード書込み動作のマイクロ命令を追加
し１ステツプで全ワードに同じデータを書込むことによ
り、ファームウェアのステップ数の削減と実行時間の短
縮ができる効果を有する。
ル制御方式に全ワード書込み動作のマイクロ命令を追加
し１ステツプで全ワードに同じデータを書込むことによ
り、ファームウェアのステップ数の削減と実行時間の短
縮ができる効果を有する。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 １・・・・・・アドレス・ラッチ、２・・・・・・デコ
ーダ、３・・・・・・書込制御回路、４・・・・・・レ
ジスタ・ファイル、４０，４１，４２．４３・・・・・
・スレープーラ・フチ、４００・・・−・・マスタ・ラ
ッチ、ａＯ，ａｌ・・−・・・ライトアドレス信号、ｂ
・・−・・・マスタ・クロック、ｃｏ、ｃｌ・・・・・
・ライトアドレス信号、ｄｏ、ｄｌ、ｄ２．ｄ３・・・
・−・ワードアドレス信号、ｅ・・・・・・スレーブ・
クロック、ｆ・・・・−・入力データ、ｇｏ。 ｇｌ、ｇ２．ｇ３・・・・−・ライトイネーブル信号、
ｈ・・・・・・マイクロ命令。 代理人 弁理士 内 原 晋
例のブロック図である。 １・・・・・・アドレス・ラッチ、２・・・・・・デコ
ーダ、３・・・・・・書込制御回路、４・・・・・・レ
ジスタ・ファイル、４０，４１，４２．４３・・・・・
・スレープーラ・フチ、４００・・・−・・マスタ・ラ
ッチ、ａＯ，ａｌ・・−・・・ライトアドレス信号、ｂ
・・−・・・マスタ・クロック、ｃｏ、ｃｌ・・・・・
・ライトアドレス信号、ｄｏ、ｄｌ、ｄ２．ｄ３・・・
・−・ワードアドレス信号、ｅ・・・・・・スレーブ・
クロック、ｆ・・・・−・入力データ、ｇｏ。 ｇｌ、ｇ２．ｇ３・・・・−・ライトイネーブル信号、
ｈ・・・・・・マイクロ命令。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １つのマスタ・ラッチと複数のスレーブ・ラッチとから
構成され、マスタ・クロックの入力により前記マスタ・
ラッチに取込んだ入力データを、前記スレーブ・ラッチ
のアドレス情報の入力により、前記スレーブ・ラッチに
書込むレジスタ・ファイルと、 前記スレーブ・ラッチのアドレス情報を前記マスタ・ク
ロックで取込み出力するアドレス・ラッチと、 前記アドレス情報をデコードして複数のアドレス情報を
１つずつ順次に生成し前記レジスターファイルに出力す
るデコーダとを有するレジスタ・ファイル制御方式にお
いて、 前記レジスターファイルのすべての前記スレーブ・ラッ
チに同じデータを書込むマイクロ命令によりすべての前
記スレーブ・ラッチにアドレス情報を同時に出力し、前
記マイクロ命令以外の時は１つの前記スレーブ・ラッチ
にアドレス情報を出力する書込制御回路を有することを
特徴とするレジスタ・ファイル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215442A JPH0498678A (ja) | 1990-08-15 | 1990-08-15 | レジスタ・ファイル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215442A JPH0498678A (ja) | 1990-08-15 | 1990-08-15 | レジスタ・ファイル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498678A true JPH0498678A (ja) | 1992-03-31 |
Family
ID=16672424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215442A Pending JPH0498678A (ja) | 1990-08-15 | 1990-08-15 | レジスタ・ファイル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498678A (ja) |
-
1990
- 1990-08-15 JP JP2215442A patent/JPH0498678A/ja active Pending
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