JPH0332823B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上利用分野〕 本発明は情報処理システム等におけるメモリ装
置に対するアクセスの制御方式に関する。

マスタ／スレーブ型フリツプフロツプは公知の
ように、通常１集積回路内に組み込まれた２段の
フリツプフロツプからなり、前段のフリツプフロ
ツプは外部からの入力信号によつてセツトされる
ように構成され、後段のフリツプフロツプは外部
から指定した場合のみ、前段フリツプフロツプの
出力によつてセツトされて、その状態を保持する
ように構成されている。

従つてある限定された用途においては、両段の
フリツプフロツプによつて、それぞれ構成される
レジスタを、異なる内容を保持することのできる
レジスタとして使用することが可能であり、この
ような使い方によつて所要部品を減少できる場合
がある。

このように構成する２レジスタは、メモリ装置
に入出力するデータ及び命令のバツフアとしても
利用することができる。

〔従来の技術と発明が解決しようとする問題点〕

第２図はマスタ／スレーブ型フリツプフロツプ
回路で構成するレジスタを、メモリ装置に入出力
する情報の保持等に使用するメモリアクセス制御
回路の一構成例を示すブロツク図である。

メモリ装置１は公知の制御方式によつて、アド
レス線２によつて指定された記憶アドレスの情報
を読み出し情報線３に出力し、又は書き込み情報
線４の情報を指定された記憶アドレスに書き込む
機能を持つ。

記憶アドレスはメモリ装置１に入出力するデー
タのアドレスを保持するデータアドレスレジスタ
５、又は命令を読み出すための記憶アドレスを保
持する命令アドレスレジスタ６の何れかから指定
される。

メモリ装置１内で、１記憶アドレスに記憶され
る１語の情報は固定長（例えば32ビツト）のデー
タ又は命令と、それと組み合わせて誤り訂正符号
を構成する例えば５ビツトの冗長符号からなり、
読み出し情報線３及び書き込み情報線４は、同じ
構成の１語幅を有する。

メモリ装置１から読み出された情報は、マス
タ／スレーブ型フリツプフロツプ回路７のマスタ
側フリツプフロツプで構成したマスタレジスタ８
に入力して保持される。

このアクセスが命令読み出しであつた場合に
は、命令バツフア制御回路１０からの制御線１１
による信号により、マスタレジスタ８の出力を次
のクロツク信号でスレーブレジスタ９に設定す
る。

スレーブレジスタ９はマスタ／スレーブ型フリ
ツプフロツプ回路７のスレーブ側フリツプフロツ
プで構成したレジスタである。

命令バツフア制御回路１０は、通常１ステツプ
の命令を常に読み出してスレーブレジスタ９に保
持し、１命令の実行が終わる時、次の命令がスレ
ーブレジスタ９に有れば、その出力を誤り検出訂
正回路（以下においてECC回路という）１２に
入力する。

ECC回路１２は、メモリ装置１から読み出し
た情報を、誤り訂正符号に基づいて検査する機
能、その結果、訂正可能な誤りを検出した場合に
は、誤り訂正を実行する機能、及びメモリ装置１
への書き込みデータについて、誤り訂正符号を構
成するための冗長符号を発生する機能を有する。

今の場合は、ECC回路１２は命令について誤
りの検出／訂正処理を行い、出力される命令は命
命令レジスタ１３に設定され、命令レジスタ１３
の内容は通常のようにして命令実行に使用され
る。

スレーブレジスタ９に保持する命令を命令レジ
スタ１３に転送すると、命令バツフア制御回路１
０は適当なタイミングに、前記のようにして次の
命令をスレーブレジスタ９に読み出しておく。

命令の実行等によつて、メモリ装置１に記憶す
るデータにアクセスする場合には、メモリ装置１
から読み出したデータは、前記と同様にマスタレ
ジスタ８に保持される。データの場合には、マス
タレジスタ８の出力がECC回路１２に入力され、
前記と同様に誤り検出／訂正処理し、その出力は
データ線１４によつて、演算回路等へ送られる。

メモリ装置１へデータを書き込む場合には、演
算回路等からデータ線１５で書き込むデータを受
け取る。１語全体を書き込む場合には、データ線
１５のデータをゲート回路１９を経てマスタレジ
スタ８に保持し、マスタレジスタ８の出力を
ECC回路１２に入力して冗長符号出力１７を得、
この冗長符号１７とマスタレジスタ８に保持する
データ部分の内容とを連結して書き込み情報線４
に乗せることにより、指定の記憶アドレスに記憶
する。

１語のデータ内の一部のみを更新し、他の部分
は以前の記憶内容を保存する、いわゆる部分書き
込みの場合には、書き込むべき記憶アドレスの１
語をまずメモリ装置１から読み出してマスタレジ
スタ８に保持し、その一部を更新してから再書き
込みを行う。

このために読み出したデータは、前記と同様に
マスタレジスタ８からECC回路１２に入力し、
誤り検出処理され、誤りが無ければ誤り検出処理
を終わつて、マスタレジスタ８内の指定部分のみ
を、データ線１５からのデータによつて更新す
る。

その後、マスタレジスタ８のデータ、及び該デ
ータについてECC回路１２で発生する冗長符号
を、前記書き込み動作の場合と同様にしてメモリ
装置１に書き込む。

部分書き込みのためにメモリ装置１からマスタ
レジスタ８に読み出したデータについて、ECC
回路１２で訂正可能な誤りが検出された場合に
は、マスタレジスタ８の内容を正しいデータに修
正後、前記の部分書き込み処理をする必要があ
る。

しかし、ECC回路１２を訂正処理状態にした
まゝ、その出力で直接マスタレジスタ８を変更す
ると、ECC回路１２の入力を自身で変更するこ
とになつて、訂正出力を不安定にする。

このために、例えばECC回路１２の訂正出力
１８を一旦バツフア１６に設定し、バツフア１６
の出力をマスタレジスタ８に設定することによ
り、マスタレジスタ８を修正する。

このように、マスタ／スレーブ型フリツプフロ
ツプを利用しても、バツフア１６を設ける必要が
あるために、部品の減少効果が減殺されるという
問題があつた。

〔問題点を解決するための手段〕

前記の問題点は、マスタ／スレーブ型フリツプ
フロツプ回路のマスタ側フリツプフロツプによつ
て構成するマスタレジスタと、スレーブ側フリツ
プフロツプによつて構成するスレーブレジスタを
有し、メモリ装置に入出力するデータを該マスタ
レジスタに保持し、該メモリ装置から読み出した
命令を該スレーブレジスタに保持し、該マスタレ
ジスタに保持するデータの一部を変更して、該メ
モリ装置に再書き込みするに際し、該メモリ装置
から読み出して該マスタレジスタに保持するデー
タについて誤り訂正符号検査によつて誤りを検出
した場合には、該データを上記スレーブレジスタ
に転送し、該スレーブレジスタのデータについて
誤り訂正符号による誤り訂正処理を実行するよう
に構成された本発明のメモリアクセス制御方式に
よつて解決される。

〔作用〕

即ち、マスタレジスタのデータに誤りが検出さ
れ、訂正する場合には、マスタレジスタの内容を
スレーブレジスタに転送し、スレーブレジスタの
出力をECC回路に入力して訂正処理し、その出
力でマスタレジスタを修正する。

従つて、ECC回路の訂正処理入力はマスタレ
ジスタの修正によつて変化せず、安定な訂正出力
を得ることができ、且つ部品数は減少する。

なお、上記のようにして訂正処理をした場合に
は、その後命令バツフア制御回路は、改めてメモ
リ装置から次の命令を読み出して、スレーブレジ
スタに命令を保持するように制御する。

〔実施例〕

第１図は本発明の一実施例を示すブロツク図で
ある。図において、第２図と同一の部分は同じ符
号で示す。

従来と同様に、マスタレジスタ８はメモリ装置
１に入出力するデータを保持するレジスタとして
使用され、スレーブレジスタ９は次に実行すべき
命令を保持する命令バツフアに使用される。

前記のようにして、部分書き込みのためにマス
タレジスタ８に読み出されたデータはECC回路
１２で誤りが検査される。

そこで誤りが検出されない場合には、従来の例
と同様に部分書き込みが処理される。

訂正可能な誤りが検出された場合には、ECC
回路１２は制御線２０によりマスタ／スレーブ型
フリツプフロツプ７を制御して、マスタレジスタ
８の内容をスレーブレジスタ９へ転送し、且つ
ECC回路１２への入力をスレーブレジスタ９側
に切り換える。

又、制御線２０の信号は命令バツフア制御回路
１０へも送られ、命令バツフア制御回路１０はス
レーブレジスタ９に保持していた命令が破壊され
たことを知るので、その後の例えば次の命令を命
令レジスタ１３に設定する制御の開始において、
改めてメモリ装置１から次の命令を読み出すよう
に制御する。

ECC回路１２はスレーブレジスタ９からの入
力に対して、誤り検出に続く誤り訂正処理を継続
し、訂正データをデータ線１８を経てマスタレジ
スタ８に設定することにより、ECC回路１２は
訂正処理を終了する。

次いで、データ線１５のデータにより、マスタ
レジスタ８のデータの一部を更新する。

ECC回路１２は冗長符号発生状態に切り換わ
り、マスタレジスタ８のデータを入力として、冗
長符号出力１７出力する。

冗長符号出力１７と、マスタレジスタ８のデー
タを結合して、書き込み情報線４を経てメモリ装
置１への再書き込みを行うことにより、部分書き
込みの処理を終了する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、メモリアクセス制御に必要なバツフア等が減
少するので、情報処理システムの経済性及び信頼
性を改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２図は従来の一構成例ブロツク図である。 図において、１はメモリ装置、５はデータアド
レスレジスタ、６は命令アドレスレジスタ、７は
マスタ／スレーブ型フリツプフロツプ回路、８は
マスタレジスタ、９はスレーブレジスタ、１０は
命令バツフア制御回路、１２はECC回路、１３
は命令レジスタ、１６はデータバツフア、２０は
制御線を示す。

Claims (1)

【特許請求の範囲】
1. １ マスタ／スレーブ型フリツプフロツプ回路の
   マスタ側フリツプフロツプによつて構成するマス
   タレジスタと、スレーブ側フリツプフロツプによ
   つて構成するスレーブレジスタを有し、メモリ装
   置に入出力するデータを該マスタレジスタに保持
   し、該メモリ装置から読み出した命令を該スレー
   ブレジスタに保持し、該マスタレジスタに保持す
   るデータの一部を変更して、該メモリ装置に再書
   き込みするに際し、該メモリ装置から読み出して
   該マスタレジスタに保持するデータについて誤り
   訂正符号検査によつて誤りを検出した場合には、
   該データを上記スレーブレジスタに転送し、該ス
   レーブレジスタのデータについて誤り訂正符号に
   よる誤り訂正処理を実行するように構成されてな
   ることを特徴とするメモリアクセス制御方式。