JPH0498865A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0498865A JPH0498865A JP21610090A JP21610090A JPH0498865A JP H0498865 A JPH0498865 A JP H0498865A JP 21610090 A JP21610090 A JP 21610090A JP 21610090 A JP21610090 A JP 21610090A JP H0498865 A JPH0498865 A JP H0498865A
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- mos capacitor
- capacitor
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- capacitance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路は、Ｐ型及びＮ型不純物拡散層に
より形成したＰＮ接合を有する可変容量ダイオードを有
して構成される。
より形成したＰＮ接合を有する可変容量ダイオードを有
して構成される。
一般にＰＮ接合に印加される逆方向印加電圧により、Ｐ
Ｎ接合部の空乏層幅が変化する為、静電容量が変化する
。この様な性質を利用して逆方向の印加電圧により異な
った静電容量が得られる。
Ｎ接合部の空乏層幅が変化する為、静電容量が変化する
。この様な性質を利用して逆方向の印加電圧により異な
った静電容量が得られる。
従来の半導体集積回路は、Ｐ型シリコン基板の上にＮ型
のエピタキシャル層を形成し、その後、フォトリソグラ
フィー工程とホウ素等のＰ型不純物導入工程を経た後、
導入されたＰ型不純物の濃度プロファイルを決定する為
の熱拡散を施し、最後にしかるべく金属配線を行なう工
程を経て作成されている。
のエピタキシャル層を形成し、その後、フォトリソグラ
フィー工程とホウ素等のＰ型不純物導入工程を経た後、
導入されたＰ型不純物の濃度プロファイルを決定する為
の熱拡散を施し、最後にしかるべく金属配線を行なう工
程を経て作成されている。
前述した様に、ＰＮ接合を用いた可変容量ダイオードで
は逆方向電圧に対する期待される静電容量の変化が、Ｐ
Ｎ接合を形成するＰ型不純物拡散層と、Ｎ型エピタキシ
ャル層の濃度プロファイルで決定されている。
は逆方向電圧に対する期待される静電容量の変化が、Ｐ
Ｎ接合を形成するＰ型不純物拡散層と、Ｎ型エピタキシ
ャル層の濃度プロファイルで決定されている。
現紅、不純物の導入工程ではウェーハ面内で不純物の導
入量のばらつきが約７％と大きく、特に５インチ、６イ
ンチウェーハでの量産は不可能である。
入量のばらつきが約７％と大きく、特に５インチ、６イ
ンチウェーハでの量産は不可能である。
又、Ｐ型不純物導入後の熱拡散工程に関しても熱拡散炉
の濃度プロファイルの差によりＰ型不純物の拡散状態が
変動する為、最終的なＰ型不純物の濃度プロファイルに
ばらつきが生ずる。
の濃度プロファイルの差によりＰ型不純物の拡散状態が
変動する為、最終的なＰ型不純物の濃度プロファイルに
ばらつきが生ずる。
以上述べた様にエピタキシャル層とＰ型不純物拡散層の
濃度プロファイルのばらつきに起因して、形成されたコ
ンデンサの静電容量がウェーハ面内及びロット間の製品
でばらつきが大きいという欠点を有する。
濃度プロファイルのばらつきに起因して、形成されたコ
ンデンサの静電容量がウェーハ面内及びロット間の製品
でばらつきが大きいという欠点を有する。
本発明の半導体集積回路は、第１のＭＯＳコンデンサと
、前記第１のＭＯＳコンデンサの一端に並列に接続され
てしきい電圧が順次具なる値に設定された複数のＭＯＳ
トランジスタと、前記ＭＯＳトランジスタの夫々に直列
に接続し且つ前記第１のＭＯＳコンデンサの他端に接続
された複数の第２のＭＯＳコンデンサを備えて構成され
る。
、前記第１のＭＯＳコンデンサの一端に並列に接続され
てしきい電圧が順次具なる値に設定された複数のＭＯＳ
トランジスタと、前記ＭＯＳトランジスタの夫々に直列
に接続し且つ前記第１のＭＯＳコンデンサの他端に接続
された複数の第２のＭＯＳコンデンサを備えて構成され
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
第１図に示すように、ＭＯＳコンデンサ１の両端にＭＯ
ＳトランジスタＱｌとＭＯＳコンデンサ２の直列接続、
ＭＯＳトランジスタＣ２とＭＯＳコンデンサ３の直列接
続、ＭＯＳトランジスタＱ、とＭＯＳコンデンサ４の直
列接続が夫々並列に接続されている。
ＳトランジスタＱｌとＭＯＳコンデンサ２の直列接続、
ＭＯＳトランジスタＣ２とＭＯＳコンデンサ３の直列接
続、ＭＯＳトランジスタＱ、とＭＯＳコンデンサ４の直
列接続が夫々並列に接続されている。
ここで、ＭＯＳトランジスタＱｔ 、 Ｃ２、Ｑ３ノシ
きイ電圧をＶＴＱＩ ＋ ”？Ｑ２ 、”ＴＱｉとし、
ＭＯＳコンデンサ１，２．３．４の容量をＣ１Ｃ２、Ｃ
ｓ 、Ｃ４とすると、入力電圧Ｖが次の４区間で回路容
量が次の様に変化する。
きイ電圧をＶＴＱＩ ＋ ”？Ｑ２ 、”ＴＱｉとし、
ＭＯＳコンデンサ１，２．３．４の容量をＣ１Ｃ２、Ｃ
ｓ 、Ｃ４とすると、入力電圧Ｖが次の４区間で回路容
量が次の様に変化する。
０ ≦Ｖ＜ＶＴＱＩ ノときＣ１
ＶＴＱＩ ≦Ｖ ＜ Ｖ ＴＱ２ （７）ときＣ１＋Ｃ
２ＶＴＱ２≦Ｖ ＜ Ｖ ＴＱ３のときｃ１＋Ｃ２＋Ｃ
。
２ＶＴＱ２≦Ｖ ＜ Ｖ ＴＱ３のときｃ１＋Ｃ２＋Ｃ
。
Ｖ≧ＶＴＱＳのときＣＨ＋Ｃ２＋Ｃ３＋Ｃ４従って回路
上は、上記入力電圧■の４区間で回路全体の容量が４種
類に段階的に変動する。
上は、上記入力電圧■の４区間で回路全体の容量が４種
類に段階的に変動する。
第２図は本発明の第１の実施例め半導体集積回路の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
まず、第２図（ａ）に示すように、ＬＯＧＯ３（ｌｏｃ
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法
を用いてＰ型シリコン基板１１の表面に６０ｎｍ〜１１
００ｎ程度の厚さのフィールド酸化膜１２を形成して素
子形成領域を区画する０次に、素子形成領域の表面を熱
酸化してゲート酸化膜１３を形成する。ゲート酸化１１
１３の厚さは３０ｎｍ〜５０ｎｍとする。その後、ＭＯ
Ｓトランジスタのしきい電圧を決定する為の不純物拡散
層１４をリソグラフィー技術、イオン注入技術を用いて
ＭＯＳトランジスタ形成領域に形成する。更に、ＭＯＳ
コンデンサを形成する領域にはリン等のＮ型不純物をリ
ソグラフィー技術とイオン注入技術を用いて導入する。
ａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法
を用いてＰ型シリコン基板１１の表面に６０ｎｍ〜１１
００ｎ程度の厚さのフィールド酸化膜１２を形成して素
子形成領域を区画する０次に、素子形成領域の表面を熱
酸化してゲート酸化膜１３を形成する。ゲート酸化１１
１３の厚さは３０ｎｍ〜５０ｎｍとする。その後、ＭＯ
Ｓトランジスタのしきい電圧を決定する為の不純物拡散
層１４をリソグラフィー技術、イオン注入技術を用いて
ＭＯＳトランジスタ形成領域に形成する。更に、ＭＯＳ
コンデンサを形成する領域にはリン等のＮ型不純物をリ
ソグラフィー技術とイオン注入技術を用いて導入する。
導入量に関してはドーズ量Ｉ Ｘ １０ ”ｃｓ−２程
度とし、加速エネルギーは１００ｋｅＶ程度で打ち込む
。
度とし、加速エネルギーは１００ｋｅＶ程度で打ち込む
。
次に第２図（ｂ）に示すように、ウェーハ全面に多結晶
シリコン膜を約０．４μｍの厚さに減圧ＣＶＤ法により
堆積させた後、選択的にエツチングしてＭＯＳトランジ
スタのゲート電極１６と、ＭＯＳコンデンサの上部電４
１１７を形成する。
シリコン膜を約０．４μｍの厚さに減圧ＣＶＤ法により
堆積させた後、選択的にエツチングしてＭＯＳトランジ
スタのゲート電極１６と、ＭＯＳコンデンサの上部電４
１１７を形成する。
次に、第２図（ｃ）に示すように、ゲート電極１６及び
上部電極１７をマスクとしてＮ型不純物をイオン注入し
、ＭＯＳトランジスタのソース・ドレイン領域１８及び
ＭＯＳコンデンサの下部電極の引き出し口にあたるコン
タクト領域１９を形成する。Ｎ型不純物の導入に関して
は、ヒ素イオンを加速エネルギー７０ｋｅＶ、ドーズ量
ｌＸ１０”Ｃ１１−”程度でイオン注入する。一方基板
の電位をささえる為の電極としてホウ素を導入してＰ＋
型拡散層２０を形成する。不純物導入に関しては加速エ
ネルギー５０ｋｅＶ、ドーズ量は１×ＩＱ”ｃｓ−”程
度とする。
上部電極１７をマスクとしてＮ型不純物をイオン注入し
、ＭＯＳトランジスタのソース・ドレイン領域１８及び
ＭＯＳコンデンサの下部電極の引き出し口にあたるコン
タクト領域１９を形成する。Ｎ型不純物の導入に関して
は、ヒ素イオンを加速エネルギー７０ｋｅＶ、ドーズ量
ｌＸ１０”Ｃ１１−”程度でイオン注入する。一方基板
の電位をささえる為の電極としてホウ素を導入してＰ＋
型拡散層２０を形成する。不純物導入に関しては加速エ
ネルギー５０ｋｅＶ、ドーズ量は１×ＩＱ”ｃｓ−”程
度とする。
次に、第２図（ｄ）に示すように、全面に酸化シリコン
膜２１を常圧ＣＶＤ法により堆積させ、リソグラフィー
工程により、所定の不純物拡散層領域に穴あけを行ない
、アルミニウム配線２２をスパッタ法とリソグラフィー
技術を用いて形成する。
膜２１を常圧ＣＶＤ法により堆積させ、リソグラフィー
工程により、所定の不純物拡散層領域に穴あけを行ない
、アルミニウム配線２２をスパッタ法とリソグラフィー
技術を用いて形成する。
第２図（ａ）〜（ｄ）により説明したＭＯＳトランジス
タとＭＯＳコンデンサの製造方法と同様の工程で不純物
拡散層１４の不純物濃度のみを夫々変えたＭＯＳトラン
ジスタとＭＯＳコンデンサの組合せを形成することによ
り、しきい電圧の夫々異なるＭＯＳ）−ラジスタとＭＯ
Ｓコンデンサの直列接続回路を構成できる。
タとＭＯＳコンデンサの製造方法と同様の工程で不純物
拡散層１４の不純物濃度のみを夫々変えたＭＯＳトラン
ジスタとＭＯＳコンデンサの組合せを形成することによ
り、しきい電圧の夫々異なるＭＯＳ）−ラジスタとＭＯ
Ｓコンデンサの直列接続回路を構成できる。
第３図は本発明の第２の実施例を示す回路図である。
この場合、７個のＭＯＳトランジスタＱ＋Ｑ２．・・・
、Ｑ７と、８個のＭＯＳコンデンサ１２、・・・、８か
ら構成されている。第１の実施例では、ＭＯＳトランジ
スタの数と同数のしき電圧を決定する為のリソグラフィ
ー工程と不純物導入工程が必要であったが、Ｐ型基板の
濃度を適当に選べば、第４図に示す様に不純物導入量と
しきい電圧が比例する関係が得られる為、この性質を利
用してリソグラフィー工程と不純物導入工程を削減する
ことが可能である。即ち、不純物導入量を基準量、基準
量×２．基準量×４の３つを選択し、後は不純物導入量
のくみ合わせにより８通りの不純物導入量が得られる為
、８通りのしきい電圧を得ることが出来る。これにより
リソグラフィー工程と、不純物導入工程を削減すること
が出来る。
、Ｑ７と、８個のＭＯＳコンデンサ１２、・・・、８か
ら構成されている。第１の実施例では、ＭＯＳトランジ
スタの数と同数のしき電圧を決定する為のリソグラフィ
ー工程と不純物導入工程が必要であったが、Ｐ型基板の
濃度を適当に選べば、第４図に示す様に不純物導入量と
しきい電圧が比例する関係が得られる為、この性質を利
用してリソグラフィー工程と不純物導入工程を削減する
ことが可能である。即ち、不純物導入量を基準量、基準
量×２．基準量×４の３つを選択し、後は不純物導入量
のくみ合わせにより８通りの不純物導入量が得られる為
、８通りのしきい電圧を得ることが出来る。これにより
リソグラフィー工程と、不純物導入工程を削減すること
が出来る。
以上説明した様にＭＯＳトランジスタと、ＭＯＳコンデ
ンサの組合せによる容量回路を構成することによって、
静電容量のばらつきを不純物の濃度プロファイルのばら
つきから、ＭＩＳ構造の絶縁物の厚さに変更することが
できる為、現在のばらつきの平均値７％から約３％程度
に低減できる。
ンサの組合せによる容量回路を構成することによって、
静電容量のばらつきを不純物の濃度プロファイルのばら
つきから、ＭＩＳ構造の絶縁物の厚さに変更することが
できる為、現在のばらつきの平均値７％から約３％程度
に低減できる。
第１図は本発明の第１の実施例を示す回路図、第２図（
ａ）〜（ｄ）は本発明の第１の実施例の半導体集積回路
の製造方法を説明するための工程順に示した半導体チッ
プの断面図、第３図は本発明の第２の実施例を示す回路
図、第４図は不純物導入量としきい電圧の関係を示した
図である。 １．２，３．４．７．８−ＭＯＳコニｉデンサ、１１・
・・Ｐ型シリコン基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・不純物拡散層、１
５・・・Ｎ型拡散層、１６・・・ゲート電極、１７・・
・上部電極、１８・・・ソース・ドレイン領域、１９・
・・コンタクト領域、２０・・・Ｐ＋型拡散層、２１・
・・酸化シリコン膜、２２・・・アルミニウム配線、Ｑ
ＩＱ２ 、Ｑｓ 、Ｑ６ 、Ｑフ・・・ＭＯＳトランジ
スタ、■・・・入力電圧。 、ｙ１１図
ａ）〜（ｄ）は本発明の第１の実施例の半導体集積回路
の製造方法を説明するための工程順に示した半導体チッ
プの断面図、第３図は本発明の第２の実施例を示す回路
図、第４図は不純物導入量としきい電圧の関係を示した
図である。 １．２，３．４．７．８−ＭＯＳコニｉデンサ、１１・
・・Ｐ型シリコン基板、１２・・・フィールド酸化膜、
１３・・・ゲート酸化膜、１４・・・不純物拡散層、１
５・・・Ｎ型拡散層、１６・・・ゲート電極、１７・・
・上部電極、１８・・・ソース・ドレイン領域、１９・
・・コンタクト領域、２０・・・Ｐ＋型拡散層、２１・
・・酸化シリコン膜、２２・・・アルミニウム配線、Ｑ
ＩＱ２ 、Ｑｓ 、Ｑ６ 、Ｑフ・・・ＭＯＳトランジ
スタ、■・・・入力電圧。 、ｙ１１図
Claims (1)
- 第１のＭＯＳコンデンサと、前記第１のＭＯＳコンデ
ンサの一端に並列に接続されてしきい電圧が順次異なる
値に設定された複数のＭＯＳトランジスタと、前記ＭＯ
Ｓトランジスタの夫々に直列に接続し且つ前記第１のＭ
ＯＳコンデンサの他端に接続された複数の第２のＭＯＳ
コンデンサを備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216100A JP2613960B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216100A JP2613960B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498865A true JPH0498865A (ja) | 1992-03-31 |
| JP2613960B2 JP2613960B2 (ja) | 1997-05-28 |
Family
ID=16683249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216100A Expired - Fee Related JP2613960B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613960B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400256B1 (ko) * | 2001-12-26 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4136452B2 (ja) * | 2002-05-23 | 2008-08-20 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051679A (ja) * | 1973-09-07 | 1975-05-08 | ||
| JPS5772366A (en) * | 1980-08-27 | 1982-05-06 | Siemens Ag | Monolithic integrated circuit and method of driving same |
-
1990
- 1990-08-16 JP JP2216100A patent/JP2613960B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5051679A (ja) * | 1973-09-07 | 1975-05-08 | ||
| JPS5772366A (en) * | 1980-08-27 | 1982-05-06 | Siemens Ag | Monolithic integrated circuit and method of driving same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400256B1 (ko) * | 2001-12-26 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| JP2015104074A (ja) * | 2013-11-27 | 2015-06-04 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器および移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2613960B2 (ja) | 1997-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |