JPH0322565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0322565A JPH0322565A JP1158973A JP15897389A JPH0322565A JP H0322565 A JPH0322565 A JP H0322565A JP 1158973 A JP1158973 A JP 1158973A JP 15897389 A JP15897389 A JP 15897389A JP H0322565 A JPH0322565 A JP H0322565A
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- Japan
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- phosphorus
- polycrystalline silicon
- doped
- metal
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置のデバイス構造、特にトランジ
スタ構造に関するものである。
スタ構造に関するものである。
第２図（ａ）〜（ｄ３は従来のＭＯＳＩ−ランジスタの
形成工程を示す断面図である。
形成工程を示す断面図である。
この図において、１はシリコン基板、２はシリコン酸化
膜、３は多結晶シリコン、４は拡散によりドープされる
リン、５は前記リン４がドープされた多結晶シリコン、
６は高融点金属、７はレジス１・、８はこのレジス１・
７をマスクにして選択的にエッチングされた金属電極で
ある。
膜、３は多結晶シリコン、４は拡散によりドープされる
リン、５は前記リン４がドープされた多結晶シリコン、
６は高融点金属、７はレジス１・、８はこのレジス１・
７をマスクにして選択的にエッチングされた金属電極で
ある。
次に製造方法について説明する。
シリコン基板１上に、シリコン酸化膜２，多結晶シリコ
ン３を形成する〔第２図（ａ））．次に多結晶シリコン
３中に、拡散によりリン４をドープし、多結晶シリコン
３を金属材料として用いられるように低抵抗化する〔第
２図（ｂ）〕。次に高融点金属６をリンドープされた多
結晶シリコン５上にデポジシコンすることにより、さら
に配線抵抗を減少させる。次にこの高融点金属６上に選
択的にレジス１・７を形成する〔第２図（Ｃ）〕。最後
に、レジストアをマスクとして、フレオン系ガスを用い
たＲ Ｉ Ｅ （Ｒｅａｃｔｉｖｅ ｔｏｎ Ｅｔｃｈ
ｉｎｇ）等のエッチング方法により、金属電極８を形成
する。
ン３を形成する〔第２図（ａ））．次に多結晶シリコン
３中に、拡散によりリン４をドープし、多結晶シリコン
３を金属材料として用いられるように低抵抗化する〔第
２図（ｂ）〕。次に高融点金属６をリンドープされた多
結晶シリコン５上にデポジシコンすることにより、さら
に配線抵抗を減少させる。次にこの高融点金属６上に選
択的にレジス１・７を形成する〔第２図（Ｃ）〕。最後
に、レジストアをマスクとして、フレオン系ガスを用い
たＲ Ｉ Ｅ （Ｒｅａｃｔｉｖｅ ｔｏｎ Ｅｔｃｈ
ｉｎｇ）等のエッチング方法により、金属電極８を形成
する。
従来の半導体装置の金１［極８ば、以上のように構成さ
れているので、ＭＯＳ＋−ランジスタの電極として用い
る部分も、配線部分等のより抵抗の（１） （２） 低い方が望ましい部分も同一の断面形状であるため、そ
れぞれの特性のすぐれた半導体装置を得るのが困難であ
った。
れているので、ＭＯＳ＋−ランジスタの電極として用い
る部分も、配線部分等のより抵抗の（１） （２） 低い方が望ましい部分も同一の断面形状であるため、そ
れぞれの特性のすぐれた半導体装置を得るのが困難であ
った。
この発明は、上記のような問題点を解消するためになさ
れたもので、同一基板上に断面形状の異なる金属電極を
複数形成することにより、ＭＯＳトランジスタの電気的
特性を重視する部分と、Ｍ０ ８ １−ランジスタの信
頼性を重視する部分、さらに配線として低抵抗化を重視
する部分に対して最適の断面形状の金属電極を得ること
を目的とする。
れたもので、同一基板上に断面形状の異なる金属電極を
複数形成することにより、ＭＯＳトランジスタの電気的
特性を重視する部分と、Ｍ０ ８ １−ランジスタの信
頼性を重視する部分、さらに配線として低抵抗化を重視
する部分に対して最適の断面形状の金属電極を得ること
を目的とする。
この発明に係る半導体装置は、金属電極の下層の多結晶
シリコンのアンダカット量の異なるＭＯＳトランジスタ
を有するものである。
シリコンのアンダカット量の異なるＭＯＳトランジスタ
を有するものである。
この発明におけるアンダカット量の少ない断面形状をも
つ金属電極は、ソース・ドレイン耐圧もあり、かつソー
ス・ドレインとの詞フセッ１・に，１゛る電気特性の異
常等も発生せず、信頼性上有利である。また、アンダカ
ット量の多い断面形状をもっ金属電極は、ゲー１・・ド
レイン間およびゲー１・・ソース間容量（ミラー容量）
の低減がはかられ、高速性を重視するトランジスタに有
利である。
つ金属電極は、ソース・ドレイン耐圧もあり、かつソー
ス・ドレインとの詞フセッ１・に，１゛る電気特性の異
常等も発生せず、信頼性上有利である。また、アンダカ
ット量の多い断面形状をもっ金属電極は、ゲー１・・ド
レイン間およびゲー１・・ソース間容量（ミラー容量）
の低減がはかられ、高速性を重視するトランジスタに有
利である。
以下、この発明の一実施例を図面について説明する。
第１図（ａ）〜（８１はこの発明の一実施例による断面
図で、各工程を示すものである。第１図において、第２
図と同一符号は同一のものを示し、９は前記多結晶シリ
コン５上にパターニングされたシリコン酸化膜、１０は
前記リン４がドープされた多結晶シリコン５に、その濃
度を選択的に変化させてドープするリン、１１は前記リ
ン１０が選択的にドープされたリン濃度の高いリンドー
プ領域、１２は下層のリンドープ領域１１がアンダカッ
トされた金属電極であり、１３はそのアンダカット部分
を示す。
図で、各工程を示すものである。第１図において、第２
図と同一符号は同一のものを示し、９は前記多結晶シリ
コン５上にパターニングされたシリコン酸化膜、１０は
前記リン４がドープされた多結晶シリコン５に、その濃
度を選択的に変化させてドープするリン、１１は前記リ
ン１０が選択的にドープされたリン濃度の高いリンドー
プ領域、１２は下層のリンドープ領域１１がアンダカッ
トされた金属電極であり、１３はそのアンダカット部分
を示す。
次に製造方法について説明する。
まず、第１図（ａ ）， （ｂ ）に示すように、従来
技術と同様にリノ４をドープした多結晶シリコン（リ（
３） （４） ン濃度の低いリンドープ領域ともいう》５を形成する。
技術と同様にリノ４をドープした多結晶シリコン（リ（
３） （４） ン濃度の低いリンドープ領域ともいう》５を形成する。
次に、シリコン酸化膜９を選択的に形成し、さらにリン
１０をドープすることにより、シリコン酸化膜９が除去
された部分にのみリン１０がドブされる。こうして同一
の多結晶シリコン５上に高濃度のリンドープ領域１１と
、低濃度のリンドープ領域５が形成される〔第１図（０
））。その後、従来技術と同様にして高融点金属６をデ
ボジシ９ンし、レジス１・７を形成する〔第１図（ｄ）
）．最後に、フレオン系ガスを用いたＲＩＥ等により、
レジス１・７をマスクにしてエッチングを行う。この時
、リン濃度の高いリンドーブ領域１１では、多結晶シリ
コンのエッチングレー１・が速くなるため、アンダカッ
ト部分１３の多い金属電極１２が形成できる。逆に、リ
ン濃度の低いリンドープ領域５では、多結晶シリコンの
エッチングレー１・がより遅くなるため、アンダカット
の少ない金属電極８が形成される。
１０をドープすることにより、シリコン酸化膜９が除去
された部分にのみリン１０がドブされる。こうして同一
の多結晶シリコン５上に高濃度のリンドープ領域１１と
、低濃度のリンドープ領域５が形成される〔第１図（０
））。その後、従来技術と同様にして高融点金属６をデ
ボジシ９ンし、レジス１・７を形成する〔第１図（ｄ）
）．最後に、フレオン系ガスを用いたＲＩＥ等により、
レジス１・７をマスクにしてエッチングを行う。この時
、リン濃度の高いリンドーブ領域１１では、多結晶シリ
コンのエッチングレー１・が速くなるため、アンダカッ
ト部分１３の多い金属電極１２が形成できる。逆に、リ
ン濃度の低いリンドープ領域５では、多結晶シリコンの
エッチングレー１・がより遅くなるため、アンダカット
の少ない金属電極８が形成される。
以上説明したように、この発明は、金属電極の下層の多
結晶シリコンのアンダカット量の異なるＭ Ｏ Ｓ Ｉ
−ランジスタを有するので、金属電極のうちアンダカッ
１−の少ないものは、ソース・ドレイン耐圧もあり、か
つソース・ドレインとのオフセッ１・によるＶ ＴＨ
，βの変動も少ない信頼性の高いｌ・ランジスタに使用
できる。また、アンダカットの多いものは、ゲー１・ミ
ラー容量が少なく、高速動作にすぐれ、高速性の要求さ
れるトランジスタに使用できる等の効果が得られる。
結晶シリコンのアンダカット量の異なるＭ Ｏ Ｓ Ｉ
−ランジスタを有するので、金属電極のうちアンダカッ
１−の少ないものは、ソース・ドレイン耐圧もあり、か
つソース・ドレインとのオフセッ１・によるＶ ＴＨ
，βの変動も少ない信頼性の高いｌ・ランジスタに使用
できる。また、アンダカットの多いものは、ゲー１・ミ
ラー容量が少なく、高速動作にすぐれ、高速性の要求さ
れるトランジスタに使用できる等の効果が得られる。
第１図はこの発明の一実施例による半導体装置の製造工
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は多結晶シリコン、４はリン、５はリンドープされた
多結晶シリコン、６は高融点金属、７はレジス１・、８
は金属電極、９はシリコン酸化膜、１０はリン、１１は
リン濃度の高いリンドープ領域、１２はアンダカットの
多い金属劃１１３はアンダカット部分である。 （５） （６） なお、 各図中の同一符号は同一または相当部分を示す。
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は多結晶シリコン、４はリン、５はリンドープされた
多結晶シリコン、６は高融点金属、７はレジス１・、８
は金属電極、９はシリコン酸化膜、１０はリン、１１は
リン濃度の高いリンドープ領域、１２はアンダカットの
多い金属劃１１３はアンダカット部分である。 （５） （６） なお、 各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上に、高融点金属と多結晶シリコンからなる
二層構造の複数の金属電極を備えたＭＯＳトランジスタ
において、前記金属電極の下層の多結晶シリコンのアン
ダカット量の異なるＭＯＳトランジスタを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158973A JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158973A JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322565A true JPH0322565A (ja) | 1991-01-30 |
| JPH0756892B2 JPH0756892B2 (ja) | 1995-06-14 |
Family
ID=15683421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158973A Expired - Lifetime JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756892B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118676A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS58118157A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| JPS6235667A (ja) * | 1985-08-09 | 1987-02-16 | Sony Corp | 半導体装置の製造方法 |
| JPS6267870A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01138762A (ja) * | 1987-11-26 | 1989-05-31 | Nec Corp | 電極形成方法 |
-
1989
- 1989-06-20 JP JP1158973A patent/JPH0756892B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118676A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS58118157A (ja) * | 1981-12-30 | 1983-07-14 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置の製造方法 |
| JPS6235667A (ja) * | 1985-08-09 | 1987-02-16 | Sony Corp | 半導体装置の製造方法 |
| JPS6267870A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01138762A (ja) * | 1987-11-26 | 1989-05-31 | Nec Corp | 電極形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756892B2 (ja) | 1995-06-14 |
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