JPH0498875A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0498875A JPH0498875A JP2216639A JP21663990A JPH0498875A JP H0498875 A JPH0498875 A JP H0498875A JP 2216639 A JP2216639 A JP 2216639A JP 21663990 A JP21663990 A JP 21663990A JP H0498875 A JPH0498875 A JP H0498875A
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- JP
- Japan
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- film
- covered
- polycrystalline
- impurity diffusion
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルに情報を蓄積する半導体メモリに
関するものである。
関するものである。
本発明は、上記の様な半導体メモリにおいて、鉛または
鉛酸化物を含む層でメモリセルを覆うことによって、ソ
フトエラー耐性を高めたものである。
鉛酸化物を含む層でメモリセルを覆うことによって、ソ
フトエラー耐性を高めたものである。
しかし、Ａｌ配線からのα線源の除去にも限界がある。
しかも、パッケージングに用いられている樹脂にもα線
源が含まれており、この樹脂が有機物であるので、この
樹脂からのα線源の除去はＡｌ配線の場合に比べて更に
困難である。
源が含まれており、この樹脂が有機物であるので、この
樹脂からのα線源の除去はＡｌ配線の場合に比べて更に
困難である。
従って、従来の半導体メモリでは、ソフトエラー耐性が
十分には高くなかった。
十分には高くなかった。
本発明による半導体メモリでは、鉛または鉛酸化物を含
む層２４．３４でメモリセル２６が覆われている。
む層２４．３４でメモリセル２６が覆われている。
〔作用］
本発明による半導体メモリでは、鉛または鉛酸化物を含
む層２４．３４がα線阻止能力を有しているので、メモ
リセル２６へのα線の入射がこの層２４．３４によって
阻止され、α線による誤動作が少ない。
む層２４．３４がα線阻止能力を有しているので、メモ
リセル２６へのα線の入射がこの層２４．３４によって
阻止され、α線による誤動作が少ない。
［実施例］
以下、本発明の第１及び第２実施例を、第１図及び第２
図を参照しながら説明する。
図を参照しながら説明する。
第１図は、積層容量型ＤＲＡＭに適用した第１実施例を
示している。この第１実施例では、Ｓｉ基板１１上にト
ランジスタ１２のゲート電極であるワード線１３が形成
されており、ワード線１３の両側のＳｉ基板１１中にト
ランジスタ１２のソース・ドレイン領域である不純物拡
散層１４ａ、１４ｂが形成されている。
示している。この第１実施例では、Ｓｉ基板１１上にト
ランジスタ１２のゲート電極であるワード線１３が形成
されており、ワード線１３の両側のＳｉ基板１１中にト
ランジスタ１２のソース・ドレイン領域である不純物拡
散層１４ａ、１４ｂが形成されている。
ワード線１３等は眉間絶縁膜である５ｉＯｚ膜１５に覆
われており、不純物拡散層１４ａ、１４ｂに達するコン
タクト孔１６ａ、１６ｂがＳｉＯ□膜１５膜形５されて
いる。
われており、不純物拡散層１４ａ、１４ｂに達するコン
タクト孔１６ａ、１６ｂがＳｉＯ□膜１５膜形５されて
いる。
不純物拡散層１４ａには、容量素子１７の記憶ノードで
ある多結晶Ｓｉ膜２１がコンタクト孔１６ａを介して接
続されており、多結晶Ｓｉ膜２１は誘電体膜２２に覆わ
れている。
ある多結晶Ｓｉ膜２１がコンタクト孔１６ａを介して接
続されており、多結晶Ｓｉ膜２１は誘電体膜２２に覆わ
れている。
誘導体膜２２等は容量素子１７のプレート電極である多
結晶Ｓｉ膜２３に覆われており、多結晶Ｓｉ膜２３は層
間絶縁膜であるｐｂｏ、膜２４に覆われている。Ｐｂ０
Ｘ膜２４は、スピンコーティングやスパッタリング等に
よって積層させる。
結晶Ｓｉ膜２３に覆われており、多結晶Ｓｉ膜２３は層
間絶縁膜であるｐｂｏ、膜２４に覆われている。Ｐｂ０
Ｘ膜２４は、スピンコーティングやスパッタリング等に
よって積層させる。
また、Ｐｂ０Ｘ膜２４上でパターニングされたピント線
であるへ！膜２５が、コンタクト孔１６ｂを介して不純
物拡散層１４ｂに接続されている。
であるへ！膜２５が、コンタクト孔１６ｂを介して不純
物拡散層１４ｂに接続されている。
つまり、この第１実施例では、トランジスタ１２と容量
素子１７とでメモリセル２６が構成されている。
素子１７とでメモリセル２６が構成されている。
以上の様な第１実施例では、Ａｌ膜２５によってビット
線が形成されているが、コンタクト孔１６ｂ及びその近
傍を除いてメモリセル２６がＰｂ０Ｘ膜２４に覆われて
いる。そして、このＰ ｂ Ｏｘ Ｈ２４はα線阻止能
力を有している。
線が形成されているが、コンタクト孔１６ｂ及びその近
傍を除いてメモリセル２６がＰｂ０Ｘ膜２４に覆われて
いる。そして、このＰ ｂ Ｏｘ Ｈ２４はα線阻止能
力を有している。
このため、Ａ！膜２５中等のα線源からのα線がＳｉ基
板１１中等へ入射し、生成された電子−正孔対のうちの
電子が記憶ノートである多結晶Ｓｉ膜２１に捕えられて
情報が反転するということが少ない。
板１１中等へ入射し、生成された電子−正孔対のうちの
電子が記憶ノートである多結晶Ｓｉ膜２１に捕えられて
情報が反転するということが少ない。
従ってこの第１実施例は、α線による誤動作が少なく、
ソフトエラー耐性が高い。
ソフトエラー耐性が高い。
しかも、ｐｂｏ、膜２４はＡｌよりも低い温度でリフロ
ーさせることができるので、リフローに際して不純物拡
散層１４ａ、１４ｂの再拡散等が少なく、この第１実施
例では高集積化が可能である。
ーさせることができるので、リフローに際して不純物拡
散層１４ａ、１４ｂの再拡散等が少なく、この第１実施
例では高集積化が可能である。
第２図は、ＳＲＡＭ等の半導体チップに通用した第２実
施例を示している。この第２実施例では、半導体チップ
３１の周辺部にＡｌ製のポンディングパッド３２が設け
られている。
施例を示している。この第２実施例では、半導体チップ
３１の周辺部にＡｌ製のポンディングパッド３２が設け
られている。
半導体チップ３１の表面は、ポンディングパッド３２を
除いてオーバコート膜３３で覆われており、オーバコー
ト膜３３上に更にＰｂＯｘ膜３４が積層されている。
除いてオーバコート膜３３で覆われており、オーバコー
ト膜３３上に更にＰｂＯｘ膜３４が積層されている。
この様な第２実施例では、ワイヤボンディング工程に続
くパタ−ニング工程で半導体チップ３１が樹脂封止され
ても、樹脂（図示せず）中のα線源からのα線がＰｂＯ
ｘ膜３４によって阻止される。従って、この第２実施例
もソフトエラー耐性が高い。
くパタ−ニング工程で半導体チップ３１が樹脂封止され
ても、樹脂（図示せず）中のα線源からのα線がＰｂＯ
ｘ膜３４によって阻止される。従って、この第２実施例
もソフトエラー耐性が高い。
なお、第２Ａ図から明らかな様に、ｐｂｏＸ膜３４とポ
ンディングパッド３２とが接触しない様にｐｂｏＸ膜３
４がパターニングされているが、この様にパターニング
するのであれば、絶縁膜であるｐｂｏ、膜３４の代りに
導電膜であるＰｂ膜を用いてもよい。
ンディングパッド３２とが接触しない様にｐｂｏＸ膜３
４がパターニングされているが、この様にパターニング
するのであれば、絶縁膜であるｐｂｏ、膜３４の代りに
導電膜であるＰｂ膜を用いてもよい。
本発明による半導体メモリでは、α線による誤動作が少
ないので、ソフトエラー耐性が高い。
ないので、ソフトエラー耐性が高い。
第１図は本発明の第１実施例の側断面図、第２Ａ図は第
２実施例を示しており第２Ｂ図のＡ−Ａ線に沿う側断面
図、第２Ｂ図は第２実施例の平面図である。 なお、図面に用いた符号において、 ２４．３４−・−・−・−・Ｐｂ０Ｘ膜メモリセル である。 代 理 人 土 屋 勝
２実施例を示しており第２Ｂ図のＡ−Ａ線に沿う側断面
図、第２Ｂ図は第２実施例の平面図である。 なお、図面に用いた符号において、 ２４．３４−・−・−・−・Ｐｂ０Ｘ膜メモリセル である。 代 理 人 土 屋 勝
Claims (1)
- 鉛または鉛酸化物を含む層でメモリセルが覆われている
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216639A JPH0498875A (ja) | 1990-08-17 | 1990-08-17 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216639A JPH0498875A (ja) | 1990-08-17 | 1990-08-17 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498875A true JPH0498875A (ja) | 1992-03-31 |
Family
ID=16691596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216639A Pending JPH0498875A (ja) | 1990-08-17 | 1990-08-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285079B1 (en) | 1998-06-02 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device employing grid array electrodes and compact chip-size package |
| JP2013089846A (ja) * | 2011-10-20 | 2013-05-13 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2013138072A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
-
1990
- 1990-08-17 JP JP2216639A patent/JPH0498875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285079B1 (en) | 1998-06-02 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device employing grid array electrodes and compact chip-size package |
| JP2013089846A (ja) * | 2011-10-20 | 2013-05-13 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2013138072A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
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