JPH022671A - ダイナミック・ランダム・アクセス・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＤＲＡＭ装置、特に、該装置に用いられるキャパシタセ
ルの構造に関し、 ソフトエラーの発生を防止して動作信頼性を高めること
を目的とし、 一導電型の半導体基板と、該半導体基板中に形成された
トレンチの内部に形成されたキャパシタと、該半導体基
板に形成され該キャパシタに対し電荷の充放電のスイッ
チングを行うＭＩＳトランジスタとを具備し、該キャパ
シタは、該トレンチの底部の周辺部分および側壁部を覆
って形成された第１の誘電体層と、該第１の誘電体層を
覆ってトレンチ内に埋込み形成され該Ｍ■Ｓトランジス
タのソース令頁域またはドレイン領域のいずれか−方の
領域にオーミックに接続された第１の導電層と、該第１
の導電層を覆って形成された第２の誘電体層と、該第２
の誘電体層を覆ってトレンチ内に埋込み形成された、前
記半導体基板と反対導電型の第２の導電層とを有し、該
第２の導電層が前記トレンチの底部の中央部分を貫通し
て前記半導体基板に導通可能に形成されるよう構成する
。

［産業上の利用分野］ 本発明は、グイナミンク・ランダム・アクセス・メモリ
（以下ＤＲＡＭと称する）装置に関し、特に、該装置に
用いられるキャパシタセルの構造に関する。

ＤＲＡＭセルは高集積化の要求から年々微細化されてき
ている。それに伴い、電荷蓄積容量は減少しており、ソ
フトエラー、出力電圧の低下等が問題となっている。こ
のため、より小さなセル面積でより大きな蓄積容量を実
現する一方で、ソフトエラー等に起因する誤動作を防止
し得るＤＲＡＭ装置が必要となってきている。

〔従来の技術〕

第４図には従来形の一例としてのＤＲＡＭ装置における
メモリセルの構造が断面的に示される。

第４図の例示は埋込みおよび積層型キャパシタセル（Ｂ
ｕｒｉｅｄ　ａｎｄ　５ｔａｃｋｅｄ　Ｃａｐａｃｉｔ
ｏｒ　Ｃｅ１ｌ　；　Ｂ　Ｓ　ＣＣ１第４６回応物予稿
集Ｐ、４２３．１９８５年１０月）を有するＤＲＡＭの
場合を示す。

図中、ｌはｐ型の半導体基板、２はセル領域を画定する
ためのフィールド絶縁層、３はゲート絶縁層、４はワー
ド線（ゲート電極）、５および６はそれぞれ高濃度（ｎ
”型）のソース領域およびドレイン領域、７は基板内に
形成される寄生トランジスタの動作を阻止するための高
濃度（ｐ”型〕の領域、８は基板中に形成されたトレン
チ、９ａはトレンチ側面に形成されたキャパシタの誘電
体層、１０ａはキャパシタの蓄積電極、ｌｌａはキャパ
シタの誘電体層、１２ａはキャパシタの対向電極（セル
プレート）、１３は層間絶縁層、そして１４はソース領
域５にコンタクトするように層間絶縁層１３上に形成さ
れたビット線を示す。

第４図の構成において、半導体基板１と、ゲート絶縁層
３と、ワード線（ゲート電極）４と、ソース領域５およ
びドレイン領域６とによりメモリセルの金属・酸化物・
半導体（ＭＯＳ）ｌ−ランジスタ、より広くは金属・絶
縁物・半導体（ＭｒＳ）トランジスタ、が形成される。

また、対向電極として機能する半導体基板１と、誘電体
層９ａと、蓄積電極１０ａとによりメモリセルの第１の
キャパシタが形成され、一方、蓄積電極１０ａと、誘電
体層１１ａと、対向電極（セルプレート）１２ａとによ
りメモリセルの第２のキャパシタが形成される。このよ
うに、埋込み構造および積層構造の双方を利用して２つ
のキャパシタを形成することにより、メモリセル単位の
面積を増大させることなくキャパシタ容量を増大させて
いる。

〔発明が解決しようとする課題〕

上述した従来形の構造において、図中矢印で示されるよ
うにα線が基板内に入射したものとする。

このようなα線（α粒子）は、多くの場合、パッケージ
材料やＩＣメモリ材料に含有されるウランやトリウム等
の放射性元素から放出されるが、該α粒子が基板内に入
射されると、第４図に示されるように電子・正孔対（キ
ャリア）が生じる。

図示の例示では、蓄積電極１０ａは誘電体層９ａによっ
て覆われているので、基板内に生じたキャリア（この場
合には電子）が蓄積電極１０ａに収集されることはない
。そのため、α粒子の入射によって基板内に発生した過
剰キャリア、すなわち電子は、同図に矢印で示されるよ
うにｎ４型のドレイン領域６およびソース領域５に収集
される。

特に、ドレイン領域６はキャパシタの蓄積電極１０ａに
接続される部分であるので、この領域にキャリアが過度
に収集されると、該領域のポテンシャルが低下し、それ
によって記憶情報が喪失する可能性が生じる。つまり、
ソフトエラーが発生し、それによってＤＲＡＭが誤動作
するという不都合が生じる。

本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、ソフトエラーの発生を防止して動作信頼性
を高めることができるＤＲＡＭ装置を提供することを目
的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、α粒子の入射等によ
って基板内に発生した過剰キャリアがトランジスタのソ
ース・ドレイン領域に過度に収集されないようにセルの
構造を工夫することにより、解決される。

従って、本発明によれば、−導電型の半導体基板と、該
半導体基板中に形成されたトレンチの内部に形成された
キャパシタと、該半導体基板に形成され該キャパシタに
対し電荷の充放電のスイッチングを行うＭＩＳ）ランジ
スタとを具備し、該キャパシタは、該トレンチの底部の
周辺部分および側壁部を覆って形成された第１の誘電体
層と、該第１の誘電体層を覆ってトレンチ内に埋込み形
成され該ＭＩＳＩ−ランジスクのソース領域またはドレ
イン領域のいずれか一方の領域にオーミックに接続され
た第１の導電層と、該第１の導電層を覆って形成された
第２の誘電体層と、該第２の誘電体層を覆ってトレンチ
内に埋込み形成された、前記半導体基板と反対導電型の
第２の導電層とを有し、該第２の導電層が前記トレンチ
の底部の中央部分を貫通して前記半導体基板に導通可能
に形成されていることを特徴とするＤＲＡＭ装置が提供
される。

〔作　用） 上述した構成によれば、α粒子の入射によって半導体基
板内に生じた過剰キャリアは、トレンチの底部の中央部
分を貫通して該基板に導通可能に形成されている第２の
導電層に積極的に流れ込む。

そのため、トランジスタのソースまたはドレイン領域に
収集されるキャリアの量は相対的に低減され、該領域の
ポテンシャルの変動は抑制されるので、記憶情報が喪失
する可能性を回避することができる。つまり、ソフトエ
ラーの発生を防止してＤＲＡＭの動作信頼性を高めるこ
とができる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としてのＤ　ＲＡＭ装置に
用いられるメモリセルの構造が示され、同図において（
ａ）は該メモリセルの断面、（ｂ）はその等価回路を示
す。

第１図において、１はｐ型シリコン（Ｓｉ）からなる半
導体基板、２はセル領域を画定するための二酸化珪素（
ＳｉＯ□）からなるフィールド絶縁層、３はＳｉＯ□か
らなるゲート絶縁層、４はチタンシリサイド（ＴｉＳｉ
ｚ）等からなるワード線（ゲート電極）、５および６は
それぞれ高濃度（ｎ”型）のソース領域およびドレイン
領域を示す。また、７は高濃度（ｐ’型）の領域であっ
て、基板内に形成される寄生ＭＯＳトランジスタが動作
するのを阻止する、すなわちチャネルストッパとして機
能する領域を示す。

８はフィールド領域を含んで基板中に形成されたトレン
チ、９はトレンチ側面に形成されたＳｉＯ□からなる絶
縁層であって、キャパシタの誘電体として機能する領域
、ｌＯはポリＳｉからなるキャパシタの蓄積電極、１１
はＳｉＯ□からなる絶縁層であって、キャパシタの誘電
体として機能する領域、１２は高濃度（ｎ”型）のポリ
Ｓｉからなるキャパシタの対向電極（セルプレート）、
１３は５ｉｎ２からなる層間絶縁層、１４はソース領域
５にコンタクト孔を介してコンタクトし、層間絶縁層１
３上にワード線（ゲート電極）４と直交する方向に延び
るアルミニウム（ＡＩ）等のビット線を示す。そして、
１５は対向電極（セルプレート）１２と基板１との間に
形成されたｎ゛型領領域あって、該領域は、対向電極（
セルプレート）内のポリＳｉからｎ型不純物が拡散する
ことによって形成される。

同図（ｂ）の等価回路に示されるように、半導体基板１
と、ゲート絶縁層３と、ワード線（ゲート電極）４と、
ソース領域５およびドレイン領域６とによりメモリセル
のＭＯＳトランジスタ（ｎチャネル型）Ｑが形成され、
また、対向電極（セルプレート）として機能する半導体
基板１と、誘電体ｒＦ！Ｊ９と、蓄積電極１０とにより
メモリセルの第１のキャパシタＣ１が形成され、一方、
蓄積電極１０と、誘電体層１１と、対向電極（セルプレ
ート）１２七によりメモリセルの第２のキャパシタＣ２
が形成される。

なお、本実施例では半導体基板１に一３ｖのバイアス電
圧が印加され、対向電極（セルプレート）１２に２．５
νの電圧が印加され、蓄積電極１０の電位は５ｖとなる
ように設定されている。

次に、第１図に示されるセルの主要部、すなわちキャパ
シタセルの製造方法について第２図（ａ）〜（ｈ）の工
程図を参照しながら説明する。

まず工程（ａ）では、Ｐ型Ｓｉ基板１上に熱酸化によっ
てパッド用５ｉＯｚ絶縁層を形成した後、フォトリソグ
ラフィ法を用いて、フィールド絶縁層が形成されるべき
領域上にＰ型不純物、例えばボロン（Ｂ）をイオン注入
し、チャネルストッパ領域７を形成する。次いで、該領
域７の表面を酸化してフィールド絶縁層２を形成し、そ
の後、バンド用ＳｉＯ□絶縁層除去後、ＳｉＯ□絶縁層
（ゲート絶縁層３に相当）を形成し、さらに５ｉＯｚ絶
縁層上にゲート電極（第２図には図示せず）を形成した
後、ｎ型不純物を高濃度でイオン注入し、ソース領域（
第２図には図示せず）およびドレイン領域６を形成する
。

次の工程（ｂ）では、通常のりソグラフイと反応性イオ
ン・エツチング（ＲＩＥ）法を用いて、フィールド絶縁
層２の所定の領域においてＳｉ基板１中に約４μｍの深
さでトレンチ８を形成する。

次の工程（ｃ）では、熱酸化によってトレンチ８の内面
およびフィールド絶縁層２の表面に約２００人（２０ｎ
ｍ）の厚さでＳｉＯ□絶縁層９を形成する。

これは、第１のキャパシタＣＩの誘電体に相当する。

次の工程（ｄ）では、化学気相成長（ＣＶＤ）法を用い
て、トレンチ８の内面を含む基板面全面に約０．２〜０
．３μｍの厚さでポリＳｉ層を形成する。

次いで、フォトリソグラフィを用いて、該ポリＳｉ層の
うちトレンチ周囲の領域が残るように、かつ、トランジ
スタのドレイン領域６にオーミック接続される領域が残
るように、他のポリＳｉ層の領域を除去する。これによ
って、キャパシタの蓄積電極１０が形成される。

次の工程（ｅ）では、ＲＩＥ法を用いて、トレンチの底
部の中央部分においてポリＳｉ層１０の部分とＳｉＯ□
層９の部分を除去する。これによって、トレンチの底部
はいったん半導体基板（ｐ型導電領域）に接触する。

次の工程（ｆ）では、工程（ｃ）と同様にして、熱酸化
によりトレンチの底部および蓄積電極１０の表面に約２
００人（２０ｎｍ）の厚さでＳｉｎ□絶縁層１１を形成
する。これは、第２のキャパシタＣ２の誘電体に相当す
る。

次の工程（ｇ）では、工程（ｅ）　と同様にして、ＲＩ
Ｅ法によりトレンチの底部の中央部分においてＳｉＯ□
層１１の部分を除去する。これによって、トレンチの底
部は半導体基板（ｐ型導電領域）に接触する。

最後の工程（ｈ）では、ＣＶＤ法を用いて誘電体ＷＪ１
１の表面に、トレンチを充分に埋める程度に、例えば砒
素（Ａｓ）または燐（Ｐ）を高濃度にドープしたｎ゛゛
ポリＳｉ層を成長させ、キャパシタの対向電極（セルプ
レート）１２を形成する。次いで、約１０００°Ｃの熱
を加えると、該ポリＳｉ層に含まれているｎ型不純物が
基板中に拡散し、それによってトレンチの底部の近傍に
ｎ゛型領領域１５形成される。

その結果、対向電極（セルプレート）１２と基板１は該
ｎ゛型領領域５を介して導通状態となる。

後は通常の工程に従い、基板全面に層間絶縁層１３を形
成し、ソース領域５上に配線用のコンタクト窓を明け、
八ｌからなるピント線１４を形成する。

次に、第１図のセル構造による効果について第３図を参
照しながら説明する。

前述したように本実施例では、蓄積電極すなわちポリＳ
ｉ層１０の電位は高く設定されているので、第３図に示
されるようにキャパシタの誘電体層９の周囲にはチャネ
ル１６および空乏層１７が形成される。

この状態で、図中矢印で示されるようにα線すなわちα
粒子が基板内に入射されると、電子・正孔対（キャリア
）が生じる。α粒子の入射によって生じたキャリアのう
ち過剰キャリア（この場合には電子）は、もちろんその
一部はトランジスタのドレイン領域６あるいはソース領
域５にも流れ込むが、大部分は、空乏層１７の電界によ
ってチャネル１６へ流れ込む（矢印■で図示）。この電
子は、チャネル内を流れ、トレンチ底部のｎ゛型領領域
１５流れ込む（矢印■で図示）。また、基板から該ｎ゛
型領領域５に直接流れ込む経路もある（矢印■で図示）
。

このように、α粒子の入射によって半導体基板１内に生
じた過剰キャリアは、経路■、■および■を介してｎ゛
型領領域１５すなわちキャパシタの対向電極（セルプレ
ート）１２内に積極的に流れ込む。そのため、トランジ
スタのドレイン領域６あるいはソース領域５に収集され
るキャリアの量は相対的に低減され、その結果、該領域
のポテンシャルの変動は抑制される。従って、ソフトエ
ラーの発生を防止することが可能となり、ひいてはＤＲ
ＡＭの動作信頼性を高めることができる。

なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、本発明はそれに限らず、逆のｐチャ
ネル型のセルについても同様に適用され得ることは明ら
かであろう。

〔発明の効果〕

以上説明したように本発明によれば、α粒子の入射等に
よって基板内に発生した過剰キャリアがトランジスタの
ソース・ドレイン領域に過度に収集されないようにセル
の構造を工夫することにより、ソフトエラーの発生を防
止し、それによって動作信頼性を高めることができる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の一実施例としての
ＤＲＡＭ装置に用いられるメモリセルの構造を示す図で
あって、（ａ）は断面図、（ｂ）は等価回路図、 第２図（ａ）〜（ｈ）は第１図のセルの主要部の製造工
程図、 第３図は第１図のセル構造による効果を説明するための
断面図、 第４図は従来形の一例としてのＤＲＡＭ装置におけるメ
モリセルの構造を示す断面図、である。 （符号の説明） ■・・・半導体基＋ＪｉＣｐ型）、２・・・フィールド
絶縁層、３・・・ゲート絶縁層、４・・・ワード線（ゲ
ート電極）、５・・・ソース領域（ｎ”型）、６・・・
ドレイン領域（ｎ’型）、７・・・チャネルストッパ領
域（ｐ”型）、８・・・トレンチ、９・・・絶縁層（キ
ャパシタの誘電体層）、１０・・・キャパシタの蓄積電
極、１１・・・絶縁層（キャパシタの誘電体層）、１２
・・・キャパシタの対向電極（セルプレート）、１３・
・・層間絶縁層、１４・・・ビット線、１５・・・ｎ゛
型領領域Ｑ・・・トランジスタ、ＣＩ、Ｃ２・・・キャ
パシタ。 第１図のセルの主要部の製造工程図 第２図 １・・・半導体基板（ｐ型） ２°°゛フイ一ルド絶縁層 ３・・・ｆ−）絶縁層 ４・・・ワード線（ケ゛−ト電極） ５・・・ソース領域（ｎ＋型） トレンチ 絶縁層（キヤ・やシタの誘電体層） キヤ・εシタの蓄積電極 絶縁層（キヤ・ぞシタの誘電体層） キヤ・ぐシタの対向電極（セルプレ 層間絶縁層 ビット線 ・・ｎ＋型領領 域ａ） 断面図 （ｂ）等価回路図 本発明の一実施例としてのＤＲＡＭ′ＡＡ置に用いらｎ
るメモリセルの構】青を示す図第１図のセル構造による
効果を説明するだめの断面図部 図 １６・・・チャネル １７・・・空乏層 従来形の一例としてのＤＲＡＭ装置におけるメモリセル
の構造を示す断面図 第 図

Claims (1)

1. 【特許請求の範囲】 　一導電型の半導体基板（１）と、 該半導体基板中に形成されたトレンチ（８）の内部に形
   成されたキャパシタ（Ｃ１、Ｃ２）と、該半導体基板に
   形成され該キャパシタに対し電荷の充放電のスイッチン
   グを行うＭＩＳトランジスタ（Ｑ）とを具備し、 該キャパシタは、該トレンチの底部の周辺部分および側
   壁部を覆って形成された第１の誘電体層（９）と、該第
   １の誘電体層を覆ってトレンチ内に埋込み形成され該Ｍ
   ＩＳトランジスタのソース領域またはドレイン領域のい
   ずれか一方の領域（６）にオーミックに接続された第１
   の導電面（１０）と、該第１の導電層を覆って形成され
   た第２の誘電体層（１１）と、該第２の誘電体層を覆っ
   てトレンチ内に埋込み形成された、前記半導体基板と反
   対導電型の第２の導電層（１２）とを有し、 該第２の導電層が前記トレンチの底部の中央部分を貫通
   して前記半導体基板に導通可能に形成されていることを
   特徴とするダイナミック・ランダム・アクセス・メモリ
   装置。