JPS6136709B2 - - Google Patents
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- JPS6136709B2 JPS6136709B2 JP54036877A JP3687779A JPS6136709B2 JP S6136709 B2 JPS6136709 B2 JP S6136709B2 JP 54036877 A JP54036877 A JP 54036877A JP 3687779 A JP3687779 A JP 3687779A JP S6136709 B2 JPS6136709 B2 JP S6136709B2
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- ray
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- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
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- H10W72/01515—Forming coatings
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- H10W72/075—Connecting or disconnecting of bond wires
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- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にダイナミツクメモリ
等の半導体素子を封止して成る半導体装置に関す
るものである。
等の半導体素子を封止して成る半導体装置に関す
るものである。
一般に、半導体素子は通常セラミツク、ガラス
若しくはプラスチツク（樹脂）等から成る封止体
により封止される。これらの封止体（以下、パツ
ケージと称す。）のうちとくにセラミツクパツケ
ージにおけるセラミツク材料にはppm程度のウ
ラニウム（Ｕ）やトリウム（Th）等が含まれて
いる。これらの不純物は、例えば16th
proceedings of reliability physics（1978），p88
に述べられているように、α線を放出し、このα
線によつてメモリ素子が誤動作してしまうことが
知られている。このために、半導体素子の信頼性
が著しく低下する場合がある。
若しくはプラスチツク（樹脂）等から成る封止体
により封止される。これらの封止体（以下、パツ
ケージと称す。）のうちとくにセラミツクパツケ
ージにおけるセラミツク材料にはppm程度のウ
ラニウム（Ｕ）やトリウム（Th）等が含まれて
いる。これらの不純物は、例えば16th
proceedings of reliability physics（1978），p88
に述べられているように、α線を放出し、このα
線によつてメモリ素子が誤動作してしまうことが
知られている。このために、半導体素子の信頼性
が著しく低下する場合がある。
Ｕ及びThの自然崩壊のエネルギー分布は４〜
9MeVであるがパツケージ材料中で発生したα線
はその材料表面に出るまでに分子との衝突でエネ
ルギーを失うのでパツケージから放射されるα線
のエネルギー分布は０〜9MeVとなる。
9MeVであるがパツケージ材料中で発生したα線
はその材料表面に出るまでに分子との衝突でエネ
ルギーを失うのでパツケージから放射されるα線
のエネルギー分布は０〜9MeVとなる。
このα線がSiペレツト内に侵入すると電子を励
起し、少しづつエネルギーを失いながら走行す
る。従つて、物質中のα線の飛程は物質の密度に
反比例し、初期エネルギーに比例する。Si中では
3.6eVの電子を励起し5MeVのとき飛程は約25μ
ｍである。又、Si中で電子が励起されると、ホー
ルも発生することになり、電子−ホールのペアが
α線の軌跡に沿つて発生することになる。ここで
励起された電子数Neはα線エネルギーが5MeVと
すると、 Ne5MeV／8.6eV＝1.4×106個 となる。これは0.22pグロンの電気量となる。以
後濃度勾配による拡散と共に再結合により消滅す
るが、この電荷がバイアスにより補捉され、ペレ
ツトのある境界条件の電荷量に比して無視できな
い値であつた時、誤動作するわけである。この誤
動作は素子の物理的性質をそこなわずに起るため
ソフト・エラー（Soft Error）と呼ばれている。
起し、少しづつエネルギーを失いながら走行す
る。従つて、物質中のα線の飛程は物質の密度に
反比例し、初期エネルギーに比例する。Si中では
3.6eVの電子を励起し5MeVのとき飛程は約25μ
ｍである。又、Si中で電子が励起されると、ホー
ルも発生することになり、電子−ホールのペアが
α線の軌跡に沿つて発生することになる。ここで
励起された電子数Neはα線エネルギーが5MeVと
すると、 Ne5MeV／8.6eV＝1.4×106個 となる。これは0.22pグロンの電気量となる。以
後濃度勾配による拡散と共に再結合により消滅す
るが、この電荷がバイアスにより補捉され、ペレ
ツトのある境界条件の電荷量に比して無視できな
い値であつた時、誤動作するわけである。この誤
動作は素子の物理的性質をそこなわずに起るため
ソフト・エラー（Soft Error）と呼ばれている。
このような誤動作を防止するため、パツケージ
を封止する前に半導体チシプの活性領域表面にα
線遮蔽用のポリイミド系レジン層を被着すること
すでに提案されている。しかしながら、この場
合、十分なα線遮蔽効果を得るためには、80μｍ
以上の厚さに均一にレジンコーテイングを施す必
要があり、現状の塗布技術ではこのようなコーテ
イングを施すのは容易でない欠点があつた。
を封止する前に半導体チシプの活性領域表面にα
線遮蔽用のポリイミド系レジン層を被着すること
すでに提案されている。しかしながら、この場
合、十分なα線遮蔽効果を得るためには、80μｍ
以上の厚さに均一にレジンコーテイングを施す必
要があり、現状の塗布技術ではこのようなコーテ
イングを施すのは容易でない欠点があつた。
本発明の目的は、このような欠点を伴うことな
く活性領域でのα線による誤動作を防止した半導
体装置を提供することにある。
く活性領域でのα線による誤動作を防止した半導
体装置を提供することにある。
本発明による半導体装置は、半導体チツプの活
性領域面にα線遮蔽用レジンを被着し、かつパツ
ケージのキヤツプの凹部内面にα線遮蔽体を設け
ることにより半導体チツプ上に被着すべきα線遮
蔽用レジン層の厚さを薄くしてその形成工程の簡
略化を図つたもので、以下、添付図面に示す実施
例について詳述する。
性領域面にα線遮蔽用レジンを被着し、かつパツ
ケージのキヤツプの凹部内面にα線遮蔽体を設け
ることにより半導体チツプ上に被着すべきα線遮
蔽用レジン層の厚さを薄くしてその形成工程の簡
略化を図つたもので、以下、添付図面に示す実施
例について詳述する。
第１図は、本発明の一実施例による半導体装置
を示すもので、セラミツク製の絶縁性ベース１０
の上面周辺部には低融点ガラス層１１により多数
のリード線１２が接着されると共に、ベース１０
の上面中央の凹部底面にはAuフオイル又はAuメ
タライズ層などからなる接着層１３を介して半導
体チツプ１４が固着されている。この半導体チツ
プ１４は、例えばシリコンからなり、後述するメ
モリセル等を含むα線照射により誤動作しやすい
活性領域が通常約４〜５μｍの深さにわたつて形
成されている。そして、半導体チツプ１４上の多
数の電極は多数のボンデイングワイヤ１５により
対応するリード１２にそれぞれ電気的に接続され
る。
を示すもので、セラミツク製の絶縁性ベース１０
の上面周辺部には低融点ガラス層１１により多数
のリード線１２が接着されると共に、ベース１０
の上面中央の凹部底面にはAuフオイル又はAuメ
タライズ層などからなる接着層１３を介して半導
体チツプ１４が固着されている。この半導体チツ
プ１４は、例えばシリコンからなり、後述するメ
モリセル等を含むα線照射により誤動作しやすい
活性領域が通常約４〜５μｍの深さにわたつて形
成されている。そして、半導体チツプ１４上の多
数の電極は多数のボンデイングワイヤ１５により
対応するリード１２にそれぞれ電気的に接続され
る。
ワイヤボンデイングが終了した半導体チツプ１
４には、その表面の活性領域をおおうように、例
えばポリイミド・イソインドロ・キナゾリンデイ
オンのようなポリイミド系レジンからなるα線遮
蔽用レジン層１６が被着される。このレジン層１
６の厚さは、30〜50μｍでよい。
４には、その表面の活性領域をおおうように、例
えばポリイミド・イソインドロ・キナゾリンデイ
オンのようなポリイミド系レジンからなるα線遮
蔽用レジン層１６が被着される。このレジン層１
６の厚さは、30〜50μｍでよい。
一方、セラミツク製の絶縁性キヤツプ１７は一
方の主表面に凹部１７ａを有し、この凹部１７ａ
を半導体チツプ１４に対向させるようにしてベー
ス１０に重ね合わせるものである。キヤツプ１７
のベース１０との対向接合面には予め低融点ガラ
ス層１８が被着すると共に、キヤツプ１７の凹部
１７ａにはその内面全面をおおうように好ましく
はフアイブ・ナイン以上の高純度Alからなるα
線遮蔽体２０が予め低融点ガラス層又は金属ろう
などの接着層１９により固着されており、ベース
１０にキヤツプ１７を重ね合わせた後、封止用ガ
ラス層１８の融点まで加熱し、冷却することによ
りベース１０とキヤツプ１７とが相互に接着され
る。
方の主表面に凹部１７ａを有し、この凹部１７ａ
を半導体チツプ１４に対向させるようにしてベー
ス１０に重ね合わせるものである。キヤツプ１７
のベース１０との対向接合面には予め低融点ガラ
ス層１８が被着すると共に、キヤツプ１７の凹部
１７ａにはその内面全面をおおうように好ましく
はフアイブ・ナイン以上の高純度Alからなるα
線遮蔽体２０が予め低融点ガラス層又は金属ろう
などの接着層１９により固着されており、ベース
１０にキヤツプ１７を重ね合わせた後、封止用ガ
ラス層１８の融点まで加熱し、冷却することによ
りベース１０とキヤツプ１７とが相互に接着され
る。
ここで、α線遮蔽体２０の材料としては、高純
度Alに限らず、高純度Si等を用いることができる
他、前述のレジン層１６と同様のα線遮蔽能力の
あるレジンを用いることができる。Al，Si等の導
電材料をα線遮蔽体２０として用いる場合には、
適当な酸化処理によりその表面を絶縁性にしてお
くのが、ボンデイングワイヤ１５の短絡を防止す
る観点から好ましい。また、α線遮蔽体２０の厚
さは、α線遮蔽効果に関係するものであり厚いほ
ど好ましいが、前述のレジン層１６の厚さとの関
連で適当な厚さが決定される。一例として、レジ
ン層１６を30〜50μｍにした場合は最低50μｍ以
上任意の厚さのAl板を用いればよい。なお、凹
部１７ａの内面全周をおおうようにα線遮蔽体２
０を設けるのが最も好ましいが、凹部１７ａの内
面をどの程度の広さにわたつてα線遮蔽するかも
前述のレジン層１６の厚さとの関連で適宜決定さ
れうるものである。
度Alに限らず、高純度Si等を用いることができる
他、前述のレジン層１６と同様のα線遮蔽能力の
あるレジンを用いることができる。Al，Si等の導
電材料をα線遮蔽体２０として用いる場合には、
適当な酸化処理によりその表面を絶縁性にしてお
くのが、ボンデイングワイヤ１５の短絡を防止す
る観点から好ましい。また、α線遮蔽体２０の厚
さは、α線遮蔽効果に関係するものであり厚いほ
ど好ましいが、前述のレジン層１６の厚さとの関
連で適当な厚さが決定される。一例として、レジ
ン層１６を30〜50μｍにした場合は最低50μｍ以
上任意の厚さのAl板を用いればよい。なお、凹
部１７ａの内面全周をおおうようにα線遮蔽体２
０を設けるのが最も好ましいが、凹部１７ａの内
面をどの程度の広さにわたつてα線遮蔽するかも
前述のレジン層１６の厚さとの関連で適宜決定さ
れうるものである。
上記構成において、α線はベース１０及びキヤ
ツプ１７のセラミツクスと、封止ガラス層１１，
１８のガラスとから放射されるが、このうち、ベ
ース１０から放射されるα線は半導体チツプ１４
が150〜500μｍの厚さを有するためチツプ表面の
活性領域に到達するまでにはその誤動作を生じさ
せえない程度に弱められているので殆ど問題にな
らない。そこで、問題となるのは、キヤツプ１７
及び封止ガラス層１１，１８からのα線である
が、キヤツプ１７からのα線はα線遮蔽体２０及
びレジン層１６で十分弱められると共に、封止ガ
ラス層１１，１８からのα線もチツプ１４に対す
る入射角が比較的大きいものはα線遮蔽体２０及
びレジン層１６により十分弱められる。そして、
封止ガラス層１１，１８から放射されたα線のう
ち、α線遮蔽体２０を経由しないようにチツプ１
４の側方から活性領域に入射するα線は、入射角
が浅くてレジン層１６を通過する距離が長くなり
レジン層１６によるα線減衰作用とにより殆んど
問題とならない。
ツプ１７のセラミツクスと、封止ガラス層１１，
１８のガラスとから放射されるが、このうち、ベ
ース１０から放射されるα線は半導体チツプ１４
が150〜500μｍの厚さを有するためチツプ表面の
活性領域に到達するまでにはその誤動作を生じさ
せえない程度に弱められているので殆ど問題にな
らない。そこで、問題となるのは、キヤツプ１７
及び封止ガラス層１１，１８からのα線である
が、キヤツプ１７からのα線はα線遮蔽体２０及
びレジン層１６で十分弱められると共に、封止ガ
ラス層１１，１８からのα線もチツプ１４に対す
る入射角が比較的大きいものはα線遮蔽体２０及
びレジン層１６により十分弱められる。そして、
封止ガラス層１１，１８から放射されたα線のう
ち、α線遮蔽体２０を経由しないようにチツプ１
４の側方から活性領域に入射するα線は、入射角
が浅くてレジン層１６を通過する距離が長くなり
レジン層１６によるα線減衰作用とにより殆んど
問題とならない。
従つて、上記した本発明の半導体装置によれ
ば、α線遮蔽体２０とα線遮蔽用レジン層１６と
の協働作用により、活性領域に入射するα線量を
十分低下させ、活性領域に生じうる誤動作を末然
に防止することができるものである。その上、α
線遮蔽体２０を設けたことによりチツプ１４上に
被着すべきα線遮蔽用レジン層１６の厚さを製造
上処理容易な程度にまで薄くすることができるの
で、製造工程の簡略化並びに製造歩留の向上を図
ることができる付随的効果も得られるものであ
る。なおα線遮蔽体２０として用いる安価なAl
などの金属材は一般に有機レジン材にくらべて、
精製度が上がりにくいが、α線源を微量含んでも
ある限度以下ならばレジン層１６の遮蔽効果で問
題にならないので、純度にそれ程神経質にならな
くてよい点も組合せの利点である。
ば、α線遮蔽体２０とα線遮蔽用レジン層１６と
の協働作用により、活性領域に入射するα線量を
十分低下させ、活性領域に生じうる誤動作を末然
に防止することができるものである。その上、α
線遮蔽体２０を設けたことによりチツプ１４上に
被着すべきα線遮蔽用レジン層１６の厚さを製造
上処理容易な程度にまで薄くすることができるの
で、製造工程の簡略化並びに製造歩留の向上を図
ることができる付随的効果も得られるものであ
る。なおα線遮蔽体２０として用いる安価なAl
などの金属材は一般に有機レジン材にくらべて、
精製度が上がりにくいが、α線源を微量含んでも
ある限度以下ならばレジン層１６の遮蔽効果で問
題にならないので、純度にそれ程神経質にならな
くてよい点も組合せの利点である。
ところで、本発明の適用対象となる半導体装置
は、前述したようにα線照射により誤動作するこ
とのある活性領域が形成された半導体チツプを有
するものであるが、次にその具体例をいくつか説
明する。
は、前述したようにα線照射により誤動作するこ
とのある活性領域が形成された半導体チツプを有
するものであるが、次にその具体例をいくつか説
明する。
第２図は、MOS型ダイナミツクRAM（ランダ
ム・アクセス・メモリ）のメモリセル構造を示す
もので、その等価回路は第３図に示されている。
２０はＰ型シリコン基板で、その表面には厚いフ
イールドSiO2膜２１が形成されると共に、この
SiO2膜２１の開口部内には薄いSiO2膜２１Ａが
形成されている。２２はN+型拡散領域、２３は
第１の低抵抗ポリシリコン層、２４はリンシリケ
ートガラスからなる層間絶縁膜、２５は第２の低
抵抗ポリシリコン層、２６はリンシリケートガラ
スからなるパツシベーシヨン膜２６である。
SiO2膜２１Ａ上に配置された第２ポリシリコン
層２５の一部分は、N+型拡散領域２２をソース
領域とするMOS型トランジスタＱのゲートとし
て作用するものであり、N+型ソース領域２２は
デジツト線DGに接続される一方、第２ポリシリ
コン層２５はワード層Ｗに接続される。トランジ
スタＱのドレイン領域に相当する基板表面部分２
０Ａは、SiO2膜２１Ａを介してその上に位置す
る第１ポリシリコン層２３の一部分と共に情報蓄
積用コンデンサＣを形成するもので、ポリシリコ
ン層２３は電位源Ｖに接続される。コンデンサＣ
への情報電荷の書込みないしコンデンサＣからの
情報電荷の読出しはトランジスタＱのスイツチン
グ作用により制御される。
ム・アクセス・メモリ）のメモリセル構造を示す
もので、その等価回路は第３図に示されている。
２０はＰ型シリコン基板で、その表面には厚いフ
イールドSiO2膜２１が形成されると共に、この
SiO2膜２１の開口部内には薄いSiO2膜２１Ａが
形成されている。２２はN+型拡散領域、２３は
第１の低抵抗ポリシリコン層、２４はリンシリケ
ートガラスからなる層間絶縁膜、２５は第２の低
抵抗ポリシリコン層、２６はリンシリケートガラ
スからなるパツシベーシヨン膜２６である。
SiO2膜２１Ａ上に配置された第２ポリシリコン
層２５の一部分は、N+型拡散領域２２をソース
領域とするMOS型トランジスタＱのゲートとし
て作用するものであり、N+型ソース領域２２は
デジツト線DGに接続される一方、第２ポリシリ
コン層２５はワード層Ｗに接続される。トランジ
スタＱのドレイン領域に相当する基板表面部分２
０Ａは、SiO2膜２１Ａを介してその上に位置す
る第１ポリシリコン層２３の一部分と共に情報蓄
積用コンデンサＣを形成するもので、ポリシリコ
ン層２３は電位源Ｖに接続される。コンデンサＣ
への情報電荷の書込みないしコンデンサＣからの
情報電荷の読出しはトランジスタＱのスイツチン
グ作用により制御される。
上記構成のメモリセルは、上述した半導体チツ
プ内に多数個形成されてRAMを構成するように
なつており、RAMの記憶容量が大きくなるほど
集積密度が増し、セルサイズが小さくなる。この
ため、例えば記憶容量が16Kビツト以上のMOS
型ダイナミツクRAMでは、コンデンサＣのキヤ
パシタンスは非常に小さく、α線が基板表面領域
２０Ａに入射した際の電子−ホールペアの生成に
より容易に記憶情報が反転する事態が生じ、これ
がいわゆるソフト・エラーとなるわけである。
プ内に多数個形成されてRAMを構成するように
なつており、RAMの記憶容量が大きくなるほど
集積密度が増し、セルサイズが小さくなる。この
ため、例えば記憶容量が16Kビツト以上のMOS
型ダイナミツクRAMでは、コンデンサＣのキヤ
パシタンスは非常に小さく、α線が基板表面領域
２０Ａに入射した際の電子−ホールペアの生成に
より容易に記憶情報が反転する事態が生じ、これ
がいわゆるソフト・エラーとなるわけである。
従つて、活性領域であるコンデンサ部に入射す
るα線量を低減することのできる本発明を上記の
ようなMOS型ダイナミツクRAMに適用すれば、
かようなソフト・エラーを防止することができる
ものである。
るα線量を低減することのできる本発明を上記の
ようなMOS型ダイナミツクRAMに適用すれば、
かようなソフト・エラーを防止することができる
ものである。
第４図は、本発明の他の適用対象としての
ECL（エミツタ・カツプルド・ロジツク）型式
のバイポーラ・ダイナミツクRAMのメモリセル
構造を等価回路で示したものである。図示のメモ
リセルは、マルチエミツタトランジスタQ1，Q2
及び抵抗R1，R2でフリツプフロツプを構成した
もので、Vccは電位源、ADはアドレス線、Ｄ，
Ｄはそれぞれデータ線を示す。このようなメモリ
セル構造を有するバイポーラRAMにおいても、
特に大容量・高集積度のものにおいては、α線照
射により生じた電子−ホールペアが容易にフリツ
プフロツプの状態を反転させ、ソフト・エラーを
ひき起こす。
ECL（エミツタ・カツプルド・ロジツク）型式
のバイポーラ・ダイナミツクRAMのメモリセル
構造を等価回路で示したものである。図示のメモ
リセルは、マルチエミツタトランジスタQ1，Q2
及び抵抗R1，R2でフリツプフロツプを構成した
もので、Vccは電位源、ADはアドレス線、Ｄ，
Ｄはそれぞれデータ線を示す。このようなメモリ
セル構造を有するバイポーラRAMにおいても、
特に大容量・高集積度のものにおいては、α線照
射により生じた電子−ホールペアが容易にフリツ
プフロツプの状態を反転させ、ソフト・エラーを
ひき起こす。
このようなソフト・エラーも前述のMOS型
RAMの場合と同様に本発明の適用により効果的
に防止することができるものである。
RAMの場合と同様に本発明の適用により効果的
に防止することができるものである。
第１図は、本発明の一実施例による半導体装置
を示す断面図、第２図は、本発明の適用対象であ
るMOS型RAMのメモリセル構造を示す基板断面
図、第３図は、第２図のメモリセルの等価回路
図、第４図は、本発明の他の適用対象としてのバ
イポーラ型RAMのメモリセル構造を示す等価回
路図である。 １０……絶縁性ベース層、１１，１８……封止
ガラス層、１４……半導体チツプ、１６……α線
遮蔽用レジン層、１７……絶縁性キヤツプ、１９
……接着層、２０……α線遮蔽体。
を示す断面図、第２図は、本発明の適用対象であ
るMOS型RAMのメモリセル構造を示す基板断面
図、第３図は、第２図のメモリセルの等価回路
図、第４図は、本発明の他の適用対象としてのバ
イポーラ型RAMのメモリセル構造を示す等価回
路図である。 １０……絶縁性ベース層、１１，１８……封止
ガラス層、１４……半導体チツプ、１６……α線
遮蔽用レジン層、１７……絶縁性キヤツプ、１９
……接着層、２０……α線遮蔽体。
Claims (1)
- １ 半導体チツプと、この半導体チツプの裏面側
が固着されるベースと、前記半導体チツプの表面
をおおつて被着されたα線遮蔽用レジン層と、前
記ベースと共に前記チツプを収納するパツケージ
を構成すべく凹部を前記ベースに向けて該ベース
に重ね合わされるキヤツプと、前記パツケージ外
へ前記チツプ上の電極を電気的に導出する手段
と、前記キヤツプの凹部内面にα線遮蔽体とが設
けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3687779A JPS55130149A (en) | 1979-03-30 | 1979-03-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3687779A JPS55130149A (en) | 1979-03-30 | 1979-03-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55130149A JPS55130149A (en) | 1980-10-08 |
| JPS6136709B2 true JPS6136709B2 (ja) | 1986-08-20 |
Family
ID=12482004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3687779A Granted JPS55130149A (en) | 1979-03-30 | 1979-03-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55130149A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137658A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS61107119A (ja) * | 1984-10-30 | 1986-05-26 | Hamamatsu Photonics Kk | セラミツク容器を用いたシリコンホトセル |
| US4761335A (en) * | 1985-03-07 | 1988-08-02 | National Starch And Chemical Corporation | Alpha-particle protection of semiconductor devices |
| JPS62115750A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | 半導体装置 |
| US5264726A (en) * | 1989-07-21 | 1993-11-23 | Nec Corporation | Chip-carrier |
-
1979
- 1979-03-30 JP JP3687779A patent/JPS55130149A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55130149A (en) | 1980-10-08 |
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