JPH0499358A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0499358A JPH0499358A JP21781290A JP21781290A JPH0499358A JP H0499358 A JPH0499358 A JP H0499358A JP 21781290 A JP21781290 A JP 21781290A JP 21781290 A JP21781290 A JP 21781290A JP H0499358 A JPH0499358 A JP H0499358A
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- Japan
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- electrode region
- contact holes
- contact hole
- contact
- electrode
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
深さの異なるコンタクトホールの形成方法に関し、
絶縁膜の厚いコンタクトホールも薄いコンタクトホール
もほぼ同時に孔開けできて、接続電極面にダメージを与
えないようにすることを目的とし、半導体装置は、絶縁
膜が厚く被覆された第１電極領域に単一のコンタクトホ
ールを接続し、且つ、第１を種領域の絶縁膜に比べて薄
い絶縁膜が被覆された第２電極領域に複数個からなるコ
ンタクトホールを接続して、 且つ、前記第１電極領域に接続する単一のコンタクトホ
ールの孔断面積と、前記第２電極頚域に接続する複数個
からなるコンタクトホールの合計孔断面積がほぼ同一に
なるように構成されていることを特徴とする。
もほぼ同時に孔開けできて、接続電極面にダメージを与
えないようにすることを目的とし、半導体装置は、絶縁
膜が厚く被覆された第１電極領域に単一のコンタクトホ
ールを接続し、且つ、第１を種領域の絶縁膜に比べて薄
い絶縁膜が被覆された第２電極領域に複数個からなるコ
ンタクトホールを接続して、 且つ、前記第１電極領域に接続する単一のコンタクトホ
ールの孔断面積と、前記第２電極頚域に接続する複数個
からなるコンタクトホールの合計孔断面積がほぼ同一に
なるように構成されていることを特徴とする。
製造方法は、絶縁膜が厚く被覆された第１電極領域と該
第１ｉｔ極領域の絶縁膜に比べて薄い絶縁膜が被覆され
た第２を種領域とに同時にコンタクトホールを形成する
製造方法であって、前記第１電極領域上に単一の窓、前
記第２電極領域上に複数個からなる窓を設けて、且つ、
前記単一の窓の断面積と、前記複数個からなる窓の合計
断面積がほぼ同一になるようにしたパターンを有するマ
スクパターンを被覆する工程と、次いで、前記単一の窓
と複数個からなる窓とを同時にエツチングしてコンタク
トホールを孔あけする工程とが含まれることを特徴とす
る。
第１ｉｔ極領域の絶縁膜に比べて薄い絶縁膜が被覆され
た第２を種領域とに同時にコンタクトホールを形成する
製造方法であって、前記第１電極領域上に単一の窓、前
記第２電極領域上に複数個からなる窓を設けて、且つ、
前記単一の窓の断面積と、前記複数個からなる窓の合計
断面積がほぼ同一になるようにしたパターンを有するマ
スクパターンを被覆する工程と、次いで、前記単一の窓
と複数個からなる窓とを同時にエツチングしてコンタク
トホールを孔あけする工程とが含まれることを特徴とす
る。
本発明は半導体装置とその製造方法にかかり、特に深さ
の異なるコンタクトホールの構造とその形成方法に関す
る。
の異なるコンタクトホールの構造とその形成方法に関す
る。
半導体デバイスが微細化・高集積化されるに従って、厚
さの異なる絶縁膜にコンタクトホールを形成する必要が
生じており、本発明はそのようなコンタクトホールを容
易に形成する構造と製造方法に関している。
さの異なる絶縁膜にコンタクトホールを形成する必要が
生じており、本発明はそのようなコンタクトホールを容
易に形成する構造と製造方法に関している。
ＩＣ，ＬＳＩなどの半導体デバイスは高速動作など特性
改善の利点があるために微細化・高集積化が図られてい
るが、高集積化するほど基板上の凹凸が増えて段差が大
きくなり、その段差ある表面に配線層を形成すると、配
線の細りゃ配線の短絡が増加して、半導体デバイスの信
転性が低下する問題が起こる。そのため、絶縁膜や配線
層を被着する際、表面の凹凸が出来るだけ少なくなるよ
うに形成する平坦化法が採られており、例えば、ＰＳＧ
（燐シリケートガラス）膜を被着後にリフロー（再溶
融）するのもそのためである。
改善の利点があるために微細化・高集積化が図られてい
るが、高集積化するほど基板上の凹凸が増えて段差が大
きくなり、その段差ある表面に配線層を形成すると、配
線の細りゃ配線の短絡が増加して、半導体デバイスの信
転性が低下する問題が起こる。そのため、絶縁膜や配線
層を被着する際、表面の凹凸が出来るだけ少なくなるよ
うに形成する平坦化法が採られており、例えば、ＰＳＧ
（燐シリケートガラス）膜を被着後にリフロー（再溶
融）するのもそのためである。
また、半導体デバイスを高集積化するほど基板上に形成
する配線層が輻較するために、２層、３層と多層に積層
する多層配線が必要になって、１層目の配線層と２層目
の配線層とを接続するコンタクトホールのほか、１層目
の配線層と３層目の配線層とをコンタクトホールで接続
する方法が要望されている。
する配線層が輻較するために、２層、３層と多層に積層
する多層配線が必要になって、１層目の配線層と２層目
の配線層とを接続するコンタクトホールのほか、１層目
の配線層と３層目の配線層とをコンタクトホールで接続
する方法が要望されている。
ところが、基板表面での平坦化技術が進んだり、また、
１層を飛び越えて１層目の配線層と３層目の配線層を接
続する技術が必要になると、配線を形成する際にコンタ
クトホール（ｃｏｎｔａｃｔ ｈｏｌｅ ；接続孔）を
孔あけして縦方向に接ｔｒｊ’ｔｔ極を形成する工程で
、絶縁膜の厚さの相違のために種々の不具合な問題を発
生する。
１層を飛び越えて１層目の配線層と３層目の配線層を接
続する技術が必要になると、配線を形成する際にコンタ
クトホール（ｃｏｎｔａｃｔ ｈｏｌｅ ；接続孔）を
孔あけして縦方向に接ｔｒｊ’ｔｔ極を形成する工程で
、絶縁膜の厚さの相違のために種々の不具合な問題を発
生する。
このような厚さの異なる絶縁膜にコンタクトホールを孔
あけする従来の方法としては、一般に最も深い絶縁膜に
適切な孔径のコンタクトホールが形成できるように制御
する製造方法が用いられている。
あけする従来の方法としては、一般に最も深い絶縁膜に
適切な孔径のコンタクトホールが形成できるように制御
する製造方法が用いられている。
しかし、そうすれば、浅い絶縁膜に設けられるコンタク
トホールはオーバーエツチング（過度なエツチング）さ
れて、その位置の電極表面にダメージを与えることにな
り、絶縁膜と配線との工・７チング選択比が小さい場合
には特にそのダメージが大きくて、そこに導電体を埋め
て接続しても接続界面での抵抗が増大して、この配線抵
抗の増大は高速動作を阻害する原因になる。
トホールはオーバーエツチング（過度なエツチング）さ
れて、その位置の電極表面にダメージを与えることにな
り、絶縁膜と配線との工・７チング選択比が小さい場合
には特にそのダメージが大きくて、そこに導電体を埋め
て接続しても接続界面での抵抗が増大して、この配線抵
抗の増大は高速動作を阻害する原因になる。
第５図はその従来の問題点を説明する図で、本例はスタ
ックド型ＤＲＡＭメモリのメモリセルの部分断面図であ
る。図中の記号ｌはシリコン基板２はＳｉＯ２（酸化シ
リコン）Ｐｌ、からなるフィールド絶縁膜、３は多結晶
シリコン膜からなるゲート電極、４はソース領域、５は
ドレイン領域、６はＳｉｎ、膜からなる絶縁膜、７はキ
ャパシタ、８は気相成長（ＣＶ Ｄ）法で被着したＰＳ
Ｇ膜、 ＣＩはゲート電極に接続するコンタクトホール
、 Ｃ２はキャパシタに接続するコンタクトホールを示
している。従って、このメモリセルのコンタクトホール
Ｃ１はゲート電極をワード配線Ｅ１に接続させる役目を
しており、コンタクトホールＣ２はキャパシタ７を接地
配線Ｅ２に接続する役目をしている。
ックド型ＤＲＡＭメモリのメモリセルの部分断面図であ
る。図中の記号ｌはシリコン基板２はＳｉＯ２（酸化シ
リコン）Ｐｌ、からなるフィールド絶縁膜、３は多結晶
シリコン膜からなるゲート電極、４はソース領域、５は
ドレイン領域、６はＳｉｎ、膜からなる絶縁膜、７はキ
ャパシタ、８は気相成長（ＣＶ Ｄ）法で被着したＰＳ
Ｇ膜、 ＣＩはゲート電極に接続するコンタクトホール
、 Ｃ２はキャパシタに接続するコンタクトホールを示
している。従って、このメモリセルのコンタクトホール
Ｃ１はゲート電極をワード配線Ｅ１に接続させる役目を
しており、コンタクトホールＣ２はキャパシタ７を接地
配線Ｅ２に接続する役目をしている。
ここで問題となるのは、Ｃ１およびＣ２などのコンタク
トホールの形成方法であって、ゲート電極上に形成する
コンタクトホールＣ１はＰＳＧ＃８およびＳｉ○２膜６
からなる絶縁膜を孔開けして形成し、コンタクトホール
Ｃ２はＰＳＧ膜８のみの絶縁膜に孔開けして形成してい
るために、このコンタクトホールＣ１，Ｃ２を同時にエ
ツチングして孔開けすると、コンタクトホールＣ２の方
が先に孔が開口されて、その接続電極面のキャパシタ７
を構成している多結晶シリコンがオーバーエツチングさ
れてダメージを受けることになる。
トホールの形成方法であって、ゲート電極上に形成する
コンタクトホールＣ１はＰＳＧ＃８およびＳｉ○２膜６
からなる絶縁膜を孔開けして形成し、コンタクトホール
Ｃ２はＰＳＧ膜８のみの絶縁膜に孔開けして形成してい
るために、このコンタクトホールＣ１，Ｃ２を同時にエ
ツチングして孔開けすると、コンタクトホールＣ２の方
が先に孔が開口されて、その接続電極面のキャパシタ７
を構成している多結晶シリコンがオーバーエツチングさ
れてダメージを受けることになる。
この多結晶シリコン面がダメージを受けないためにはエ
ツチング選択比を１５以上にすることが要求されるが、
それは非常に難しいことであり、また、そのような高選
択比が選べるとしてもウェハー内での膜質に変動があっ
て、部分的に多少のオーハエソチングが生じることは回
避できない。
ツチング選択比を１５以上にすることが要求されるが、
それは非常に難しいことであり、また、そのような高選
択比が選べるとしてもウェハー内での膜質に変動があっ
て、部分的に多少のオーハエソチングが生じることは回
避できない。
本発明はこのような問題を解消させて、絶縁膜の厚いコ
ンタクトホールも薄いコンタクトホールもほぼ同時に孔
開けできて、接続電極面にダメージを与えないようにす
ることを目的とした半導体装置の製造方法を提案するも
のである。
ンタクトホールも薄いコンタクトホールもほぼ同時に孔
開けできて、接続電極面にダメージを与えないようにす
ることを目的とした半導体装置の製造方法を提案するも
のである。
その課題は、第１図の実施例図に示すように、絶縁膜８
．６が厚く被覆された第１ｉｔ極領域に単一のコンタク
トホール１１を接続し、且つ、第１電極領域の絶縁膜に
比べて薄い絶縁膜８が被覆された第１ｔ８ｉｅＩ域に複
数個からなるコンタクトホール２１２２を接続して、 且つ、前記第１を種領域に接続する単一のコンタクトホ
ールの孔断面積と、前記第２電極領域に接続する複数個
からなるコンタクトホールの合計孔断面積がほぼ同一に
なるように構成されている半導体装置によって解決され
る。
．６が厚く被覆された第１ｉｔ極領域に単一のコンタク
トホール１１を接続し、且つ、第１電極領域の絶縁膜に
比べて薄い絶縁膜８が被覆された第１ｔ８ｉｅＩ域に複
数個からなるコンタクトホール２１２２を接続して、 且つ、前記第１を種領域に接続する単一のコンタクトホ
ールの孔断面積と、前記第２電極領域に接続する複数個
からなるコンタクトホールの合計孔断面積がほぼ同一に
なるように構成されている半導体装置によって解決され
る。
その製造方法は、第３図（ａｌ、 （ｂｌの実施例図に
示すように、絶縁膜が厚く被覆された第１ｆｉ極領域上
に単一の窓−１、該第１電極領域の絶縁膜に比べて薄い
絶縁膜が被覆された第２電極領域上に複数個からなる窓
−２を設けて、且つ、前記単一の窓の断面積と、前記複
数個からなる窓の合計断面積がほぼ同一になるようにし
たパターンを有するマスクパターンを被覆する工程と、 次いで、前記単一の窓と複数個からなる窓とを同時にエ
ツチングしてコンタクトホール１１．２１２２を孔あけ
する工程とが含まれることを特徴とする。
示すように、絶縁膜が厚く被覆された第１ｆｉ極領域上
に単一の窓−１、該第１電極領域の絶縁膜に比べて薄い
絶縁膜が被覆された第２電極領域上に複数個からなる窓
−２を設けて、且つ、前記単一の窓の断面積と、前記複
数個からなる窓の合計断面積がほぼ同一になるようにし
たパターンを有するマスクパターンを被覆する工程と、 次いで、前記単一の窓と複数個からなる窓とを同時にエ
ツチングしてコンタクトホール１１．２１２２を孔あけ
する工程とが含まれることを特徴とする。
即ち、本発明は、ドライエツチング法におけるマイクロ
ローディング効果を利用して、絶縁膜の厚さの異なる複
数のコンタクトホールに同一エツチング時間で同時に孔
開けする。そうすれば、深さの異なるコンタクトホール
のいずれにも同時に孔あけできて、接続電極面にダメー
ジを与えることが少なくなる。
ローディング効果を利用して、絶縁膜の厚さの異なる複
数のコンタクトホールに同一エツチング時間で同時に孔
開けする。そうすれば、深さの異なるコンタクトホール
のいずれにも同時に孔あけできて、接続電極面にダメー
ジを与えることが少なくなる。
このマイクｏｏ−ディング（ｍｉｃｒｏ ｌｏａｄｉｎ
ｇ）効果とは２つの孔径（断面積）の異なるホール（孔
）を孔開けするためにエツチングすると、ホール底に達
するラジカル量が相違して、孔径の大きいホールが深く
エツチングされるというもので、反応ガスのガス圧の高
い場合がその効果が大きく表われる。
ｇ）効果とは２つの孔径（断面積）の異なるホール（孔
）を孔開けするためにエツチングすると、ホール底に達
するラジカル量が相違して、孔径の大きいホールが深く
エツチングされるというもので、反応ガスのガス圧の高
い場合がその効果が大きく表われる。
以下に図面を参照して実施例によって詳細に説明すると
、第１図は本発明にかかる半導体装置の断面図を示して
いる。即ち、本例は第５図と同じくスタックド型ＤＲＡ
Ｍメモリのセル部分断面図を示しており、図中の記号は
第５図と同一部位に同一記号が付けである。その他の記
号１１はゲート電極（第１ｔ８ｉｅＩ域）に接続するコ
ンタクトホール（コンタクトホールＣ１と同じ”） 、
２１．２２はキャパシタ（第２電極領域）に接続する
コンタクトホールである。このキャパシタに接続するコ
ンタクトホールは２Ｌ ２２のみ図示しているが、平面
的には合計４個の同孔径のコンタクトホールがキャパシ
タに接続しており、その合計断面積はコンタクトホール
１１の断面積に等しい。それはコンタクトホールの配線
抵抗を同じくするためで、例えば、コンタクトホール１
１の孔径を１μｍφとすると、キャパシタに接続するコ
ンタクトホール２Ｌ ２２などの４個の孔径はそれぞれ
０．５μｍφにする。そうすると孔断面積が等しくなり
、そのようにして、コンタクトホール１１はゲート電極
をワード配置Ｅ１に接続させ、コンタクトホール２Ｌ
２２のほか２個、合計４個のコンタクトホールはキャパ
シタ７を接地配線Ｅ２に接続させた構造となっている。
、第１図は本発明にかかる半導体装置の断面図を示して
いる。即ち、本例は第５図と同じくスタックド型ＤＲＡ
Ｍメモリのセル部分断面図を示しており、図中の記号は
第５図と同一部位に同一記号が付けである。その他の記
号１１はゲート電極（第１ｔ８ｉｅＩ域）に接続するコ
ンタクトホール（コンタクトホールＣ１と同じ”） 、
２１．２２はキャパシタ（第２電極領域）に接続する
コンタクトホールである。このキャパシタに接続するコ
ンタクトホールは２Ｌ ２２のみ図示しているが、平面
的には合計４個の同孔径のコンタクトホールがキャパシ
タに接続しており、その合計断面積はコンタクトホール
１１の断面積に等しい。それはコンタクトホールの配線
抵抗を同じくするためで、例えば、コンタクトホール１
１の孔径を１μｍφとすると、キャパシタに接続するコ
ンタクトホール２Ｌ ２２などの４個の孔径はそれぞれ
０．５μｍφにする。そうすると孔断面積が等しくなり
、そのようにして、コンタクトホール１１はゲート電極
をワード配置Ｅ１に接続させ、コンタクトホール２Ｌ
２２のほか２個、合計４個のコンタクトホールはキャパ
シタ７を接地配線Ｅ２に接続させた構造となっている。
そうすれば、ゲート電極やキャパシタなどの電極面にダ
メージを与えることが少なくなって、絶縁膜の厚さの異
なる複数のコンタクトホールに同一エツチング時間で同
時に孔開けすることができる。それは上記のようなマイ
クロローディング効果のためで、第２図はマイクロロー
ディング効果を示している図である。同図において縦軸
はエツチングレート（エツチング速度）、横軸はコンタ
クトホールの孔径で、熱酸化して生成したＳｉＯ□膜を
エツチングしたデータであるが、孔径が大きいほど早く
エツチングされる、即ち、孔径が大きいほど深くエツチ
ングされることが如実に図示されている。
メージを与えることが少なくなって、絶縁膜の厚さの異
なる複数のコンタクトホールに同一エツチング時間で同
時に孔開けすることができる。それは上記のようなマイ
クロローディング効果のためで、第２図はマイクロロー
ディング効果を示している図である。同図において縦軸
はエツチングレート（エツチング速度）、横軸はコンタ
クトホールの孔径で、熱酸化して生成したＳｉＯ□膜を
エツチングしたデータであるが、孔径が大きいほど早く
エツチングされる、即ち、孔径が大きいほど深くエツチ
ングされることが如実に図示されている。
このマイクロローディング効果を利用して同時に孔開け
すれば、製造工程を増加させることなくコンタクトホー
ルに同時に孔開けできて、ダメージを与えずに高品質な
半導体デバイスを製造することができる。
すれば、製造工程を増加させることなくコンタクトホー
ルに同時に孔開けできて、ダメージを与えずに高品質な
半導体デバイスを製造することができる。
第３図ｆａｌ、 （ｂｌは本発明にかかる製造方法の工
程順断面図である。
程順断面図である。
第３図（ａｌ参照；本図はシリコン基板１にＳｉＯ□膜
からなるフィールド絶縁膜２を形成し、ゲート絶縁膜、
ゲート電極３をパターンニングして、ソース領域４およ
びドレイン領域５を画定し、絶縁膜６ （膜厚１０００
人）を被着してキャパシタ７をスタック（積層）して形
成し、更に、全面にＣＶＤ法で膜厚５０００人のＰＳＧ
ＳａＯ２覆してリフローした断面図で、その上に選択的
にレジスト膜マスク３０を形成している。このレジスト
膜マスク３０はゲート電極上の単一の窓−１とキャパシ
タ上の４個の窓賀２とを同時に孔開けするための保護マ
スク（マスクパターン）である。
からなるフィールド絶縁膜２を形成し、ゲート絶縁膜、
ゲート電極３をパターンニングして、ソース領域４およ
びドレイン領域５を画定し、絶縁膜６ （膜厚１０００
人）を被着してキャパシタ７をスタック（積層）して形
成し、更に、全面にＣＶＤ法で膜厚５０００人のＰＳＧ
ＳａＯ２覆してリフローした断面図で、その上に選択的
にレジスト膜マスク３０を形成している。このレジスト
膜マスク３０はゲート電極上の単一の窓−１とキャパシ
タ上の４個の窓賀２とを同時に孔開けするための保護マ
スク（マスクパターン）である。
第３図（ｂｌ参照；次いで、弗素（Ｆ）系ガスを反応ガ
スとしたＲＩＥ（リアクティブイオンエツチング）法で
エツチングする。そうすると、ＰＳＧＳａＯ２縁膜６と
がエツチングされてコンタクトホール１１を孔開けする
ことができ、他方、ＰＳＧＳａＯ２が同一時間でエツチ
ングされてコンタクトホール２１．２２ほか２個を同時
に孔開けすることができる。
スとしたＲＩＥ（リアクティブイオンエツチング）法で
エツチングする。そうすると、ＰＳＧＳａＯ２縁膜６と
がエツチングされてコンタクトホール１１を孔開けする
ことができ、他方、ＰＳＧＳａＯ２が同一時間でエツチ
ングされてコンタクトホール２１．２２ほか２個を同時
に孔開けすることができる。
その後、多結晶シリコンや高融点金属シリサイドなどの
導電体をコンタクトホールに埋めてワード配線Ｅｌ、接
地配ＷＥ２に接続するスルーホール配線を形成する。
導電体をコンタクトホールに埋めてワード配線Ｅｌ、接
地配ＷＥ２に接続するスルーホール配線を形成する。
第４図は本発明にかかる製造方法に適用するＲＩＥ装置
の概要図を示しており、記号４１は反応容器、４２はウ
ェハー（シリコン基板）、４３は上部電極、４４は下部
電極、４５は高周波電源（周波数４００ＫＨ２） ４６
はガス流入口、４７は排気口である。上記のコンタクト
ホールを孔開けするためには、反応ガスとして（ＣＦ４
＋ＣＨＦｔ ＋Ａｒ）を用いて流量ＣＦ、：ＣＨＦ３
：＾ｒ＝８０ ： ８０ ： ８００ ｓｃｃｍを流し
、排気して反応容器内の減圧度を２ Ｔｏｒｒ程度に保
つ。
の概要図を示しており、記号４１は反応容器、４２はウ
ェハー（シリコン基板）、４３は上部電極、４４は下部
電極、４５は高周波電源（周波数４００ＫＨ２） ４６
はガス流入口、４７は排気口である。上記のコンタクト
ホールを孔開けするためには、反応ガスとして（ＣＦ４
＋ＣＨＦｔ ＋Ａｒ）を用いて流量ＣＦ、：ＣＨＦ３
：＾ｒ＝８０ ： ８０ ： ８００ ｓｃｃｍを流し
、排気して反応容器内の減圧度を２ Ｔｏｒｒ程度に保
つ。
且つ、電極間隔を１０ｍｍにして、電極間に１４００Ｗ
の高周波電力を印加すれば孔開けできる。
の高周波電力を印加すれば孔開けできる。
このようにすれば、接ＶｔＮ極面にダメージを与えるこ
とを少なくして、絶縁膜の厚さの異なる複数のコンタク
トホールを同一時間で同時に孔開けすることができ、配
線抵抗の変動の少ない安定した配線が形成できる。
とを少なくして、絶縁膜の厚さの異なる複数のコンタク
トホールを同一時間で同時に孔開けすることができ、配
線抵抗の変動の少ない安定した配線が形成できる。
なお、上記実施例は１個のコンタクトホールと４個のコ
ンタクトホールとを同時に形成する例で説明しているが
、本発明はエツチング深さの差に応じて個数および孔径
を変動させた構造および製法にするものである。
ンタクトホールとを同時に形成する例で説明しているが
、本発明はエツチング深さの差に応じて個数および孔径
を変動させた構造および製法にするものである。
以上の説明から明らかなように、本発明によれば製造工
程を増加させることなく、配線抵抗の安定した配線が形
成されて、半導体デバイスの品質信頼性の向上に大きく
寄与するものである。
程を増加させることなく、配線抵抗の安定した配線が形
成されて、半導体デバイスの品質信頼性の向上に大きく
寄与するものである。
を示している。
第１図は本発明にかかる半導体装置の断面図、第２図は
マイクロローディング効果を示す図、第３図（ａｌ、
（′Ｉ］）は本発明にかかる製造方法の工程順断面図、 第４図はＲＩＥ装置の概要図、 第５図は従来の問題点を説明する図である。 図において、 １はシリコン基板、 ２はフィールド絶縁膜、３はゲ
ート電掻、 ４はソース領域、 ５はドレイン領域、６は牟色
縁膜、 ７はキャパシタ、８はＰＳＧ膜、 ３０はレジスト膜マスク、 Ｃ１，Ｃ２，１１，２１，２２はコンタクトホール、Ｗ
ｌ、 Ｗ２は窓 コン９７１才・−ルに張 マイクロローナ≧ンツ゛勲果８ｒ’（ＩＥＩ第２図
マイクロローディング効果を示す図、第３図（ａｌ、
（′Ｉ］）は本発明にかかる製造方法の工程順断面図、 第４図はＲＩＥ装置の概要図、 第５図は従来の問題点を説明する図である。 図において、 １はシリコン基板、 ２はフィールド絶縁膜、３はゲ
ート電掻、 ４はソース領域、 ５はドレイン領域、６は牟色
縁膜、 ７はキャパシタ、８はＰＳＧ膜、 ３０はレジスト膜マスク、 Ｃ１，Ｃ２，１１，２１，２２はコンタクトホール、Ｗ
ｌ、 Ｗ２は窓 コン９７１才・−ルに張 マイクロローナ≧ンツ゛勲果８ｒ’（ＩＥＩ第２図
Claims (2)
- （１）絶縁膜（８）、（６）が厚く被覆された第１電極
領域に単一のコンタクトホール（１１）を接続し、且つ
、第１電極領域の絶縁膜に比べて薄い絶縁膜（８）が被
覆された第２電極領域に複数個からなるコンタクトホー
ル（２１）、（２２）を接続して、且つ、前記第１電極
領域に接続する単一のコンタクトホールの孔断面積と、
前記第２電極領域に接続する複数個からなるコンタクト
ホールの合計孔断面積がほぼ同一になるように構成され
ていることを特徴とする半導体装置。 - （２）絶縁膜が厚く被覆された第１電極領域と該第１電
極領域の絶縁膜に比べて薄い絶縁膜が被覆された第２電
極領域とに同時にコンタクトホールを形成する製造方法
であって、 前記第１電極領域上に単一の窓（Ｗ１）、前記第２電極
領域上に複数個からなる窓（Ｗ２）を設けて、且つ、前
記単一の窓の断面積と、前記複数個からなる窓の合計断
面積がほぼ同一になるようにしたパターンを有するマス
クパターンを被覆する工程と、次いで、前記単一の窓と
複数個からなる窓とを同時にエッチングしてコンタクト
ホール（１１）、（２１）、（２２）を孔あけする工程
とが含まれることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21781290A JPH0499358A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21781290A JPH0499358A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499358A true JPH0499358A (ja) | 1992-03-31 |
Family
ID=16710128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21781290A Pending JPH0499358A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463594B1 (ko) * | 2002-11-09 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | 엑스레이 영상 감지소자 및 그 제조방법 |
-
1990
- 1990-08-17 JP JP21781290A patent/JPH0499358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463594B1 (ko) * | 2002-11-09 | 2004-12-29 | 엘지.필립스 엘시디 주식회사 | 엑스레이 영상 감지소자 및 그 제조방법 |
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