JPH0499385A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0499385A JPH0499385A JP21771590A JP21771590A JPH0499385A JP H0499385 A JPH0499385 A JP H0499385A JP 21771590 A JP21771590 A JP 21771590A JP 21771590 A JP21771590 A JP 21771590A JP H0499385 A JPH0499385 A JP H0499385A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にゲート電極がポリシリコン膜と金属シリ
サイド（ポリサイド）構造、あるいはゲ〔従来の技術〕 サブミクロン程度にＭＯＳ）ランリスタの微細化が進み
、チャンネル抵抗が低減されて（ると、ゲート電極材の
抵抗、又ソース、ドレイン等を形成する不純物層の抵抗
、あるいは配線材とのコンタクト抵抗の様な寄生抵抗が
問題となり、駆動能力やフンタクトマイグレーション等
信頼性改善の面から、ゲート電極抵抗、拡散層のシート
抵抗。
サイド（ポリサイド）構造、あるいはゲ〔従来の技術〕 サブミクロン程度にＭＯＳ）ランリスタの微細化が進み
、チャンネル抵抗が低減されて（ると、ゲート電極材の
抵抗、又ソース、ドレイン等を形成する不純物層の抵抗
、あるいは配線材とのコンタクト抵抗の様な寄生抵抗が
問題となり、駆動能力やフンタクトマイグレーション等
信頼性改善の面から、ゲート電極抵抗、拡散層のシート
抵抗。
コンタクト抵抗を下げられるサリサイド構造のＭＯ８半
導体装置が提案されている。
導体装置が提案されている。
従来の製造方法は、第２図の如く、例えばシリコン基板
１１に選択酸化によってフィールド酸化膜１２、熱酸化
による１５０〜２００人程度のゲート酸化膜１３を形成
させ、更にイオン注入等によりしきい値電圧等を調整し
た後、Ｓ ｉ Ｈ，を熱分解したポリシリコン膜１４を
気相成長しフォトエツチングによりゲート電極を形成す
る。ゲート電極、フィールド酸化膜１２等をマスクにし
、ソース、ドレイン等のＮ型低濃度不純物層１５にリン
を約２ Ｘ １０ ”ｃｍ−２イオン注入する。次に５
ｉｎ４ と０２あるいはＮ２０を気相反応させシリコン
酸化膜を約５ｏｏｏＸ堆撞してから、ＣＦ４やｏＨｐｓ
等のガスを用いたドライエツチャーで異方性エッチバッ
クを行ない、ゲート電極の側壁にシリコン酸化膜でなる
スペーサー１６を形成する。該スペーサー１６は、ＭＯ
Ｓ）ランリスタをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏ
ｐｅｄ−Ｄｒａｉｎ ）やＤ Ｄ Ｄ （Ｄｏｕｂｌｅ
−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ ）構造とする為と、
ゲート電極とソース、ドレイン等のシリコン表面に形成
されるシリサイドを分離する為に形成するものである。
１１に選択酸化によってフィールド酸化膜１２、熱酸化
による１５０〜２００人程度のゲート酸化膜１３を形成
させ、更にイオン注入等によりしきい値電圧等を調整し
た後、Ｓ ｉ Ｈ，を熱分解したポリシリコン膜１４を
気相成長しフォトエツチングによりゲート電極を形成す
る。ゲート電極、フィールド酸化膜１２等をマスクにし
、ソース、ドレイン等のＮ型低濃度不純物層１５にリン
を約２ Ｘ １０ ”ｃｍ−２イオン注入する。次に５
ｉｎ４ と０２あるいはＮ２０を気相反応させシリコン
酸化膜を約５ｏｏｏＸ堆撞してから、ＣＦ４やｏＨｐｓ
等のガスを用いたドライエツチャーで異方性エッチバッ
クを行ない、ゲート電極の側壁にシリコン酸化膜でなる
スペーサー１６を形成する。該スペーサー１６は、ＭＯ
Ｓ）ランリスタをＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏ
ｐｅｄ−Ｄｒａｉｎ ）やＤ Ｄ Ｄ （Ｄｏｕｂｌｅ
−Ｄｉｆｆｕｓｅｄ−Ｄｒａｉｎ ）構造とする為と、
ゲート電極とソース、ドレイン等のシリコン表面に形成
されるシリサイドを分離する為に形成するものである。
次に、ソース、ドレイン等のＮ型高濃度不純物層１７に
ヒ素を約５×ｉ ０ ” ｔｒｒｒ” イオン注入し活
性化後、ゲート電極をマスクにゲート酸化膜１３をＨＦ
水溶赦でエツチング除去し所望領域のシリコンを露出し
た後、チタン１８を３００〜７ ｏｏｏＸ程度スパッタ
する（第２図−４ａ））。次にハロゲンランプで約７０
０℃、３０秒程度の窒素アニールを行なうと、ソース、
ドレイン等の高濃度不純物層１７やゲート電極のシリコ
ンに接しているチタン１８はモノシリサイド化され、酸
化腰上は窒化チタンになる。次に過酸化水素水とアンモ
ニア水の混合液に浸漬すると窒化チタンのみ除去され、
しかる後これを約８００℃のハロゲンランプで窒素アニ
ールすると、残ったモノシリサイドはチタンダイシリサ
イド１９となり、３Ω／口程度の低シート抵抗層が得ら
れる（第２図−（Ｃ）逅 次に、気相成長によるシリコン酸化膜もしくはリン、ボ
ロンを添加したＰＳＧ、ＢＰＳＧ膜を層間絶縁膜２０と
し、リフロー等のアニール後、コンタクトホールを開孔
してから金属配Ｍ２１を施して、更にパシベーション膵
２２を気相成長させ、最後に外部への電極取り出しの為
にポンディングパッドを開孔している（第２図（ｄ））
。
ヒ素を約５×ｉ ０ ” ｔｒｒｒ” イオン注入し活
性化後、ゲート電極をマスクにゲート酸化膜１３をＨＦ
水溶赦でエツチング除去し所望領域のシリコンを露出し
た後、チタン１８を３００〜７ ｏｏｏＸ程度スパッタ
する（第２図−４ａ））。次にハロゲンランプで約７０
０℃、３０秒程度の窒素アニールを行なうと、ソース、
ドレイン等の高濃度不純物層１７やゲート電極のシリコ
ンに接しているチタン１８はモノシリサイド化され、酸
化腰上は窒化チタンになる。次に過酸化水素水とアンモ
ニア水の混合液に浸漬すると窒化チタンのみ除去され、
しかる後これを約８００℃のハロゲンランプで窒素アニ
ールすると、残ったモノシリサイドはチタンダイシリサ
イド１９となり、３Ω／口程度の低シート抵抗層が得ら
れる（第２図−（Ｃ）逅 次に、気相成長によるシリコン酸化膜もしくはリン、ボ
ロンを添加したＰＳＧ、ＢＰＳＧ膜を層間絶縁膜２０と
し、リフロー等のアニール後、コンタクトホールを開孔
してから金属配Ｍ２１を施して、更にパシベーション膵
２２を気相成長させ、最後に外部への電極取り出しの為
にポンディングパッドを開孔している（第２図（ｄ））
。
しかしながら、従来の技術ではゲート電極の上のチタン
は、シリサイド化や後工程の熱処理によりポリシリコン
膜のグレイン間等からゲート膜界面に侵入し、ゲート酸
化膜破壊によるデノ（イスの歩留りや、品質試験による
ゲート特性の変動等信頼性に関わる問題が発生し、ポリ
サイド、サリサイド構造を持つＬＳＩの様な微細半導体
装置の実用化と量産安定供給を行なう上での弊害となっ
ていた。
は、シリサイド化や後工程の熱処理によりポリシリコン
膜のグレイン間等からゲート膜界面に侵入し、ゲート酸
化膜破壊によるデノ（イスの歩留りや、品質試験による
ゲート特性の変動等信頼性に関わる問題が発生し、ポリ
サイド、サリサイド構造を持つＬＳＩの様な微細半導体
装置の実用化と量産安定供給を行なう上での弊害となっ
ていた。
しかるに本発明はかかる問題点を解決するもので、ゲー
ト電極を構成するポリシリコン膜を形成する際に、ブロ
ッキング膜を設け、ゲート膜界面への金属侵入を防ぐこ
とにより、ポリサイド、サリサイド構造を有するＭＯ８
型半導体装置の実用化と安定供給を目的とするものであ
る。
ト電極を構成するポリシリコン膜を形成する際に、ブロ
ッキング膜を設け、ゲート膜界面への金属侵入を防ぐこ
とにより、ポリサイド、サリサイド構造を有するＭＯ８
型半導体装置の実用化と安定供給を目的とするものであ
る。
本発明の半導体装置の製造方法は、ＭＯＳＦＩＣＴを有
する半導体装置に於いて、少なくともゲート電極はポリ
シリコン膜上にブロッキング膜を介して高融点金属のシ
リサイド膜が形成されている事を特徴とする。
する半導体装置に於いて、少なくともゲート電極はポリ
シリコン膜上にブロッキング膜を介して高融点金属のシ
リサイド膜が形成されている事を特徴とする。
第１図は本発明の半導体装置の製造方法の一実施例につ
いて説明する為の概略断面図であり、０ＭＯ３−ＬＳＩ
の製造に適用した場合を示す。例えば、Ｐウェル３３や
Ｎウェル５４が形成されたＮ型シリコン基板１１上に選
択酸化でフィールド酸化膜１２を形成後、素子領域に熱
酸化による１５０′に程度のゲート酸化膜１３を形成さ
せ、イオン注入によってしきい値電圧等を調整した後、
減圧チャンバー内で、まずＳ ｉ Ｈ４を導入し５ｔ（
。
いて説明する為の概略断面図であり、０ＭＯ３−ＬＳＩ
の製造に適用した場合を示す。例えば、Ｐウェル３３や
Ｎウェル５４が形成されたＮ型シリコン基板１１上に選
択酸化でフィールド酸化膜１２を形成後、素子領域に熱
酸化による１５０′に程度のゲート酸化膜１３を形成さ
せ、イオン注入によってしきい値電圧等を調整した後、
減圧チャンバー内で、まずＳ ｉ Ｈ４を導入し５ｔ（
。
ｒｒ、３８０℃で１３．５６ＭＨｚの高周波を印加し約
１ｓ ｏ、 ｏ Ｘの第１のポリシリコン膜１４、連続
してこれにＮＨｌを約２０ ｃ ｃ／ｗｉｇ 添加し
１５秒間流しシリコン窒化膜でなるブロッキング膜３１
を形成し、更にＮＨ３の導入をやめ第２のポリシリコン
膜！Ｉ２を成長させ、高周波を停止し 計４ｏｏｏＸの
積層薄膜を成長させた（第１図÷α）。この時のシリコ
ン窒化膜をモニターに呻独成長させて測定した屈折率の
値は２４５であり、膜質はタリフ／リッチであった。次
に、該積層薄膜を選択ドライエツチングでゲート電極と
した後、フォトレジスト、ゲート電極やフィールド酸化
膜１２をマスクにし、ソース、ドレインのＮ 型低？１
１度不純物層１５にリンを約２ Ｘ １０１３ｃｍ−２
イオン注入を行なった後、気相反応させたシリコン酸化
膜を約５０００に堆積させエッチバックによりゲート電
極の側壁スペーサー１６を形成する。次にソース、ドレ
イン等のＮ型高濃度不純物層１７にヒ素を約５×１０１
５ｃｒｎ−２イオン注入し９５０ ’Ｃ！のＮ２中で活
性化後、該Ｎ型高濃度不純物層１７上のゲート電極形成
の際に残っているゲート酸化膜１５を０５〜３％ＨＦ水
溶液でエツチング除去する。この時スペーサー１６はｏ
２〜０．３μｍ程度残してお（。この上にチタン１８を
約６００Ｘの厚みでスパッタした（第１図−ｆｌ。ハロ
ゲンランプにより約７００℃、５０秒の窒素アニールを
行なって、Ｎ型高濃度不純物層１７やゲート電極のシリ
コン表面に接しているチタン１８をモノシリサイド化し
て、これを過酸化水素水とアンモニア水の２：１混合液
でシリコン酸化膜上の窒化チタンのみ除去し、再び８０
０℃のハロゲンランプで窒素アニールを行ない、残った
モノシリサイドをチタンダイシリサイド１９とする（第
１図千〇）。続いて、気相成長ＢＰＳＧ膜の層間絶縁膜
２ ｏヲ６ｏ ｏ ｏ ｃｋ積層後、９５０℃ テ’７
７０−してから、コンタクトホールを開孔してＡ１合金
による金属配線２１を施し、更にパシベーション膜２２
としてプラズマ窒化膜を気相成長させ、最後に外部への
電極取り出しの為にボンディングバンドを開孔した（第
１図（ｄ））。
１ｓ ｏ、 ｏ Ｘの第１のポリシリコン膜１４、連続
してこれにＮＨｌを約２０ ｃ ｃ／ｗｉｇ 添加し
１５秒間流しシリコン窒化膜でなるブロッキング膜３１
を形成し、更にＮＨ３の導入をやめ第２のポリシリコン
膜！Ｉ２を成長させ、高周波を停止し 計４ｏｏｏＸの
積層薄膜を成長させた（第１図÷α）。この時のシリコ
ン窒化膜をモニターに呻独成長させて測定した屈折率の
値は２４５であり、膜質はタリフ／リッチであった。次
に、該積層薄膜を選択ドライエツチングでゲート電極と
した後、フォトレジスト、ゲート電極やフィールド酸化
膜１２をマスクにし、ソース、ドレインのＮ 型低？１
１度不純物層１５にリンを約２ Ｘ １０１３ｃｍ−２
イオン注入を行なった後、気相反応させたシリコン酸化
膜を約５０００に堆積させエッチバックによりゲート電
極の側壁スペーサー１６を形成する。次にソース、ドレ
イン等のＮ型高濃度不純物層１７にヒ素を約５×１０１
５ｃｒｎ−２イオン注入し９５０ ’Ｃ！のＮ２中で活
性化後、該Ｎ型高濃度不純物層１７上のゲート電極形成
の際に残っているゲート酸化膜１５を０５〜３％ＨＦ水
溶液でエツチング除去する。この時スペーサー１６はｏ
２〜０．３μｍ程度残してお（。この上にチタン１８を
約６００Ｘの厚みでスパッタした（第１図−ｆｌ。ハロ
ゲンランプにより約７００℃、５０秒の窒素アニールを
行なって、Ｎ型高濃度不純物層１７やゲート電極のシリ
コン表面に接しているチタン１８をモノシリサイド化し
て、これを過酸化水素水とアンモニア水の２：１混合液
でシリコン酸化膜上の窒化チタンのみ除去し、再び８０
０℃のハロゲンランプで窒素アニールを行ない、残った
モノシリサイドをチタンダイシリサイド１９とする（第
１図千〇）。続いて、気相成長ＢＰＳＧ膜の層間絶縁膜
２ ｏヲ６ｏ ｏ ｏ ｃｋ積層後、９５０℃ テ’７
７０−してから、コンタクトホールを開孔してＡ１合金
による金属配線２１を施し、更にパシベーション膜２２
としてプラズマ窒化膜を気相成長させ、最後に外部への
電極取り出しの為にボンディングバンドを開孔した（第
１図（ｄ））。
この様にして製造された半導体装置は、ゲート電極中に
形成されたシリコン窒化膜のブロッキング膜３１がバリ
アーとなり上層からのチタンはブロックされ、ゲート膜
界面に侵入することがなくなり、この結果ゲート酸化膜
破壊によるデバイス不良が激減し歩留りや信頼性を飛躍
的に向上させることが出来た。これらは、チタンのブロ
ック効果としてＳ工ＭＳ分析の結果ゲート界面付近のチ
タンは従来と違って詔められな（なったことや、テスト
パターンによりＭＯＳキャパシタを作成しそのゲート膜
耐圧分布特性とＴＢＢＤ（ｔ１ｍθｄｅｐｅｎｃｉｅｎ
ｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）
による劣化特性を測定し従来のものと比較したところ、
これらの特性は大幅に改善されたことで、実験的にも確
認がなされた。更にこのブロック効果は、ゲート電極上
のチタン量に対してシリコン窒化膜の厚み、気相成長時
のＮＨ３の分圧、総ガス圧力、高周波パワーを変更させ
制御が可能である。
形成されたシリコン窒化膜のブロッキング膜３１がバリ
アーとなり上層からのチタンはブロックされ、ゲート膜
界面に侵入することがなくなり、この結果ゲート酸化膜
破壊によるデバイス不良が激減し歩留りや信頼性を飛躍
的に向上させることが出来た。これらは、チタンのブロ
ック効果としてＳ工ＭＳ分析の結果ゲート界面付近のチ
タンは従来と違って詔められな（なったことや、テスト
パターンによりＭＯＳキャパシタを作成しそのゲート膜
耐圧分布特性とＴＢＢＤ（ｔ１ｍθｄｅｐｅｎｃｉｅｎ
ｔ ｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）
による劣化特性を測定し従来のものと比較したところ、
これらの特性は大幅に改善されたことで、実験的にも確
認がなされた。更にこのブロック効果は、ゲート電極上
のチタン量に対してシリコン窒化膜の厚み、気相成長時
のＮＨ３の分圧、総ガス圧力、高周波パワーを変更させ
制御が可能である。
この他、ゲート電極の積層膜の形成として、プラズマ反
応に代わって減圧炉を用い、まず６５０℃の１．５ｔＯ
ｒｒでＳｉＨ，を熱分解し１５００Ｘのポリシリコン膜
を形成し、続いて５％の０３を含む０．を添加し１５分
後、再びＳｉＨ，のみにしてポリシリコン膜を成長し計
４５０ＯＸの積層膜を堆積し、これをドライエツチング
しゲート電極とした構造も試作したが、この中間膜もチ
タンのブロック効果が認められた。
応に代わって減圧炉を用い、まず６５０℃の１．５ｔＯ
ｒｒでＳｉＨ，を熱分解し１５００Ｘのポリシリコン膜
を形成し、続いて５％の０３を含む０．を添加し１５分
後、再びＳｉＨ，のみにしてポリシリコン膜を成長し計
４５０ＯＸの積層膜を堆積し、これをドライエツチング
しゲート電極とした構造も試作したが、この中間膜もチ
タンのブロック効果が認められた。
尚、本発明の実施例では、ＣＭＯＳ構造について説明し
たが、ＭＯＳ 、Ｂ１−ＣＭＯＳ構造、又は多層配線構
造の半導体装置にも適用出来る。更にシリサイドつまり
金属ケイ化物は、チタンに限らずタングステン、タンタ
ル、コバルトｊモ！、１ブデン、プラチナ等他の高融点
金属にも応用可能である。
たが、ＭＯＳ 、Ｂ１−ＣＭＯＳ構造、又は多層配線構
造の半導体装置にも適用出来る。更にシリサイドつまり
金属ケイ化物は、チタンに限らずタングステン、タンタ
ル、コバルトｊモ！、１ブデン、プラチナ等他の高融点
金属にも応用可能である。
、０発明の効果〕
以上の様に本発明は、ポリサイド、サリサイド構造を持
つＭＯ３ＬＳＩの供給に弊害となっていたゲート電極回
りに起因する課題を改善することにより歩留り、電気特
性及び信頼性向上を図り、微細多機能半導体装置の実用
化と量産安定供給を可能としたものである。
つＭＯ３ＬＳＩの供給に弊害となっていたゲート電極回
りに起因する課題を改善することにより歩留り、電気特
性及び信頼性向上を図り、微細多機能半導体装置の実用
化と量産安定供給を可能としたものである。
第１図（ａ）〜（ｄ）は、本発明の実施例にょる半導体
装置製造工程を示す概略断面図である。 第２図（α）〜（ｃ）は、従来の半導体装置製造工程を
示す概略断面図である。 １１・・・・・・・・・・・・シリコン基板１２・・・
・・・・・・・・・フィールド酸化膜１６・・・・・・
・・・・・・ゲートａ化膜７４．３２・・・ポリシリコ
ン膜 １５・・・・・・・・・・・・低濃度不純物層１６・・
・・・・・・・・・・スペーサー１７・・・・・・・・
・・・・高濃度不純物層１８・・・・・・・・・・・・
チタン
装置製造工程を示す概略断面図である。 第２図（α）〜（ｃ）は、従来の半導体装置製造工程を
示す概略断面図である。 １１・・・・・・・・・・・・シリコン基板１２・・・
・・・・・・・・・フィールド酸化膜１６・・・・・・
・・・・・・ゲートａ化膜７４．３２・・・ポリシリコ
ン膜 １５・・・・・・・・・・・・低濃度不純物層１６・・
・・・・・・・・・・スペーサー１７・・・・・・・・
・・・・高濃度不純物層１８・・・・・・・・・・・・
チタン
Claims (2)
- （１）ＭＯＳＦＥＴを有する半導体装置に於いて、少な
くともゲート電極はポリシリコン膜上にブロッキング膜
を介して高融点金属のシリサイド膜が形成されている事
を特徴とするＭＯＳ型半導体装置の製造方法。 - （２）前記ブロッキング膜が、ＳｉＨ＿４にＮＨ＿３や
支燃性ガスを反応させた絶縁膜もしくは半導体膜でなる
ことを特徴とする請求項１記載のＭＯＳ型半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21771590A JPH0499385A (ja) | 1990-08-18 | 1990-08-18 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21771590A JPH0499385A (ja) | 1990-08-18 | 1990-08-18 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499385A true JPH0499385A (ja) | 1992-03-31 |
Family
ID=16708604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21771590A Pending JPH0499385A (ja) | 1990-08-18 | 1990-08-18 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661736A1 (en) * | 1993-12-28 | 1995-07-05 | Nec Corporation | Method for fabricating multilayer semiconductor device |
| KR100298581B1 (ko) * | 1998-05-21 | 2001-09-06 | 윤종용 | 반도체 소자 및 그 제조방법 |
-
1990
- 1990-08-18 JP JP21771590A patent/JPH0499385A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661736A1 (en) * | 1993-12-28 | 1995-07-05 | Nec Corporation | Method for fabricating multilayer semiconductor device |
| US5668053A (en) * | 1993-12-28 | 1997-09-16 | Nec Corporation | Method for fabricating multilayer semiconductor device |
| KR100298581B1 (ko) * | 1998-05-21 | 2001-09-06 | 윤종용 | 반도체 소자 및 그 제조방법 |
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